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盡在芯片揭秘●科研前線

在5nm以下先進(jìn)制程發(fā)展方向的探索中，國際半導(dǎo)體設(shè)備巨頭應(yīng)用材料AMAT也在晶體管器件研究上進(jìn)行了布局，針對CFET器件的性能與MOS管結(jié)構(gòu)的選擇進(jìn)行了研究，其成果發(fā)表于SISPAD 2020。CFET是一種在垂直方向上通過nMOS與pMOS的堆疊以達(dá)到面積縮小效果的晶體管結(jié)構(gòu)，IMEC等知名研究機(jī)構(gòu)認(rèn)為這是3nm以下集成電路工藝的必然解決方案。

研究背景

隨著集成電路制造技術(shù)的不斷發(fā)展，當(dāng)前的硅基CMOS工藝因靜電性能和寄生參數(shù)的瓶頸，晶體管的通過FEOL和BEOL工藝實現(xiàn)特征尺寸尺寸縮放的道路已趨近盡頭，而CFET（Complementary FET，一般翻譯為互補(bǔ)型場效應(yīng)晶體管）是可以延續(xù)集成電路面積縮放的一種新型晶體管結(jié)構(gòu)。

首先，CFET器件在垂直方向上實現(xiàn)pMOS和nMOS的堆疊，節(jié)省了水平方向的布局空間；其次，垂直堆疊簡化了pMOS與nMOS之間的端子接入過程。這使得設(shè)計擁有更少M(fèi)0*（關(guān)鍵金屬層）數(shù)量的標(biāo)準(zhǔn)單元庫*（cell library）成為可能，并進(jìn)一步降低標(biāo)準(zhǔn)單元的高度和面積。

各類研究已經(jīng)證明，使用CFET結(jié)構(gòu)可以將邏輯模塊和SRAM的面積節(jié)省至少25%。在CFET器件的結(jié)構(gòu)設(shè)計中，FinFET和nanosheet晶體管都是主要候選，例如之前欄目曾報導(dǎo)的IMEC關(guān)于CFET器件的研究成果，使用的是在p型FinFET上堆疊n型nanosheet晶體管的CFET器件。

而AMAT應(yīng)用材料公司的研究團(tuán)隊則將重心放在了FBC（Fin基結(jié)構(gòu),即p/n型晶體管均為FinFET）與SBC（sheet基結(jié)構(gòu),即p/n型晶體管均為nanosheet FET）的評估和對比，相關(guān)成果以“Complementary FET Device and Circuit Level Evaluation Using Fin-Based and Sheet-Based Configurations Targeting 3nm Node and Beyond”發(fā)表于IEEE國際半導(dǎo)體工藝與器件仿真會議（IEEE SISPAD）,應(yīng)用材料的Ashish Pal、El Mehdi Bazizi等七名研究人員為本文共同作者，Liu Jiang為通訊作者。

*M0：金屬后道工藝的第一層金屬，通常稱為關(guān)鍵金屬層。在晶圓廠中，臺積電和英特爾將這層定義為M0,而三星叫M1。

*標(biāo)準(zhǔn)單元庫：IP庫中最基本的一種。在一個標(biāo)準(zhǔn)單元庫中，從系統(tǒng)行為描述、邏輯綜合、邏輯功能模擬，到時序分析、驗證，直至版圖設(shè)計中的自動布局、布線，有一個內(nèi)容豐富、功能完整的單元庫的支持。

研究內(nèi)容

研究團(tuán)隊使用3D-TCAD模擬CFET的工藝過程，并比較鰭型（Fin-based）結(jié)構(gòu)和片型（Sheet-based）結(jié)構(gòu)CFET器件的特性。為了準(zhǔn)確比較這兩種結(jié)構(gòu)的性能，研究團(tuán)隊構(gòu)建了一個漂移擴(kuò)散研究模型，并通過準(zhǔn)經(jīng)典*次價鍵（sub-band）玻爾茲曼輸運(yùn)方程*。研究結(jié)果，在相同的有效溝道寬度下，片型CFET的nMOS比鰭型CFET的驅(qū)動電流高10%；對于pMOS，片型CFET比鰭型CFET的驅(qū)動電流低5%。在相同的封裝工藝標(biāo)準(zhǔn)下，以增加納米片寬度為變量，片型CFET的nMOS和pMOS的驅(qū)動電流相比鰭型CFET分別高出73%和47%。以31級環(huán)形振蕩器為典型電路模型，在相同溝道寬度下，Vdd=0.7V時，片型CFET電路性能比鰭型CFET高出2.6%；在相同的器件面積下，片型CFET電路性能比鰭型CFET高出9%。

*準(zhǔn)經(jīng)典，又稱半經(jīng)典，指在特定條件下，將電子近似地作為經(jīng)典粒子處理，得到基本合理的結(jié)果，這類模型稱之為準(zhǔn)經(jīng)典模型，適用于恒定弱外場等條件。具體處理方法為：對外場用經(jīng)典方式處理，對晶格周期場采用能帶論的量子力學(xué)處理方式。

*玻爾茲曼輸運(yùn)方程，Boltzmann Transport Equation，路德維希·玻爾茲曼提出的一個方程，用于描述非平衡狀態(tài)熱力學(xué)系統(tǒng)的統(tǒng)計行為。

模擬3nm CFET的工藝流程和關(guān)鍵參數(shù)情況

片型CFET和鰭型CFET的版圖示意圖

晶體管結(jié)構(gòu)示意圖，鰭型溝道寬度/高度分別為5nm/18nm，

可以看出片型CFET擁有更小的柵極距(Gate pitch)

nMOS中的電子遷移率分布

導(dǎo)通電阻（Ron）與輸入電容（Cinv）的比較

3種CFET結(jié)構(gòu)的Ion-Ioff性能比較

3種CFET結(jié)構(gòu)環(huán)形振蕩器性能比較

前景展望

CFET結(jié)構(gòu)作為學(xué)界重點(diǎn)研究的納米晶體管結(jié)構(gòu),是一種具革命性的器件結(jié)構(gòu)。盡管CFET的工藝流程非常復(fù)雜，也也將導(dǎo)致其高昂的量產(chǎn)難度和成本，但其在縮小晶體管面積的效果卓越，很可能在未來下一代CMOS微縮工藝的解決路徑。

作為設(shè)備廠商中“大而全”代表的國際巨頭應(yīng)用材料，不僅在設(shè)備工藝的研發(fā)上領(lǐng)先，并且也在先進(jìn)器件結(jié)構(gòu)的前沿研究領(lǐng)域發(fā)力，在學(xué)術(shù)研究的水平不亞于IMEC等研究型機(jī)構(gòu)，其技術(shù)布局的前瞻性令人側(cè)目。這也是集成電路領(lǐng)域“強(qiáng)者恒強(qiáng)”特點(diǎn)的一個縮影，即：具有壟斷地位的國際巨頭，在研發(fā)領(lǐng)域上得以投入更多資源以獲取更大技術(shù)領(lǐng)先程度進(jìn)而轉(zhuǎn)化為市場占有率。