長電科技Chiplet系列工藝實現(xiàn)量產(chǎn)

1月5日，長電科技宣布，公司XDFOI? Chiplet高密度多維異構(gòu)集成系列工藝已按計劃進入穩(wěn)定量產(chǎn)階段，同步實現(xiàn)國際客戶4nm節(jié)點多芯片系統(tǒng)集成封裝產(chǎn)品出貨，最大封裝體面積約為1500mm2的系統(tǒng)級封裝。

隨著近年來高性能計算、人工智能、5G、汽車、云端等應(yīng)用的蓬勃發(fā)展，要求芯片成品制造工藝持續(xù)革新以彌補摩爾定律的放緩，先進封裝技術(shù)變得越來越重要。應(yīng)市場發(fā)展之需，長電科技于2021年7月正式推出面向Chiplet（小芯片）的高密度多維異構(gòu)集成技術(shù)平臺XDFOI?，利用協(xié)同設(shè)計理念實現(xiàn)了芯片成品集成與測試一體化，涵蓋2D、2.5D、3D Chiplet集成技術(shù)。

經(jīng)過持續(xù)研發(fā)與客戶產(chǎn)品驗證，長電科技XDFOI?不斷取得突破，可有效解決后摩爾時代客戶芯片成品制造的痛點，通過小芯片異構(gòu)集成技術(shù)，在有機重布線堆疊中介層（RDL Stack Interposer，RSI）上，放置一顆或多顆邏輯芯片（CPU/GPU等），以及I/O Chiplet和/或高帶寬內(nèi)存芯片（HBM）等，形成一顆高集成度的異構(gòu)封裝體。一方面可將高密度fcBGA基板進行“瘦身”，將部分布線層轉(zhuǎn)移至有機重布線堆疊中介層基板上，利用有機重布線堆疊中介層最小線寬線距2μm及多層再布線的優(yōu)勢，縮小芯片互連間距，實現(xiàn)更加高效、更為靈活的系統(tǒng)集成；另一方面，也可將部分SoC上互連轉(zhuǎn)移到有機重布線堆疊中介層，從而得以實現(xiàn)以Chiplet為基礎(chǔ)的架構(gòu)創(chuàng)新，而最終達到性能和成本的雙重優(yōu)勢。

目前，長電科技XDFOI?技術(shù)可將有機重布線堆疊中介層厚度控制在50μm以內(nèi)，微凸點（μBump）中心距為40μm，實現(xiàn)在更薄和更小單位面積內(nèi)進行高密度的各種工藝集成，達到更高的集成度、更強的模塊功能和更小的封裝尺寸。同時，還可以在封裝體背面進行金屬沉積，在有效提高散熱效率的同時，根據(jù)設(shè)計需要增強封裝的電磁屏蔽能力，提升芯片成品良率。

長電科技充分發(fā)揮XDFOI??Chiplet高密度多維異構(gòu)集成系列工藝的技術(shù)優(yōu)勢，已在高性能計算、人工智能、5G、汽車電子等領(lǐng)域應(yīng)用，向客戶提供了外型更輕薄、數(shù)據(jù)傳輸速率更快、功率損耗更小的芯片成品制造解決方案，滿足日益增長的終端市場需求。