USB4/PCIe6/Thunderbolt4持續(xù)飆速　高速介面訊號完整性扎馬步

業(yè)界盛傳iPhone 15將正式導(dǎo)入Type-C介面，引爆USB的新一波成長動能。加上5G高速行動通訊、4K8K高畫質(zhì)影音與AI人工智慧的應(yīng)用持續(xù)擴展，數(shù)位資料量呈現(xiàn)指數(shù)級成長，對于高速傳輸/互連的頻寬需求不見緩和。新興高速介面如USB 4.0、PCIe 6.0、DisplayPort、HDMI、Thunderbolt頻寬持續(xù)擴大的同時，高速訊號傳輸也帶來諸多挑戰(zhàn)，包括訊號干擾與傳輸損耗，電路板設(shè)計布局、連接器與纜線設(shè)計要求更為嚴(yán)謹(jǐn)，必須改善系統(tǒng)化整合設(shè)計，強化高速訊號完整性，才能有效解決干擾、衰減、串?dāng)_等問題。

高速訊號對開發(fā)人員的挑戰(zhàn)不容小覷，本次活動鎖定USB 4.0、PCIe 6.0、Thunderbolt等熱門介面技術(shù)進行深入探討，分享實務(wù)開發(fā)對策與經(jīng)驗，期協(xié)助終端產(chǎn)品製造商縮短導(dǎo)入新介面技術(shù)的學(xué)習(xí)曲線，加快產(chǎn)品上市時程。

USB4整合傳輸介面與連接埠

USB進入4.0時代，規(guī)格演進已累積許多世代，也讓消費者眼花撩亂，USB-IF于2022年8月發(fā)表全新的整合與簡化識別系統(tǒng)，威鋒電子產(chǎn)品行銷處處長洪乃全表示，包括外包裝使用的Packaging Logo、USB設(shè)備的Port Logo與USB Type-C Cable Logos(分為支援SPR的60W與支援EPR的240W)。未來標(biāo)示將以傳輸速率與充電功率為主要識別，分為5、10、20、40、80Gbps；充電則以60與240W為主。
USB 4.0自從問世以來，除了效能的提升之外，「整合」可以說是最主要的任務(wù)，洪乃全指出，USB透過Type-C連接埠支援不同的傳輸介面，包括USB充電、DisplayPort、Thunderbolt等，而過去USB與PCIe、DisplayPort的通道各不相同，USB 4.0之后也可以共用通道，從不同的訊號源到USB4 Host經(jīng)過共同的USB 4通道(圖1)，并可以動態(tài)分配頻寬，再到USB裝置端，最后解成上述各自的訊號。

圖1 USB 4.0可以整合不同訊號在USB通道中(圖片來源：威鋒電子)

USB-IF于2022年10月發(fā)布最新USB4 Ver 2.0規(guī)格，提供USB 80Gbps(40Gbps x2)的超高傳輸速度，并以USB4 Gen4來表示。電氣層採用PAM3(Pulse Amplitude Modulation 3-level)訊號編碼，洪乃全說，過去PAM2訊號是兩條，產(chǎn)生一個眼，PAM3進化成三條訊號，形成兩個眼睛，也將整體傳輸速率提升到80Gbps。不過USB4 Ver 2.0規(guī)格的應(yīng)用預(yù)計要到2025年以后才會普及。

在解決方案部分，威鋒于2021年9月發(fā)表USB4終端裝置控制晶片VL830。在Thunderbolt 4或USB4架構(gòu)下，VL830可同時提供USB及DisplayPort傳輸?shù)娜苓\行，且相容USB Type-C架構(gòu)的DP替代模式(DisplayPort Alternate Mode)裝置，提供至高兩倍的影像傳輸頻寬，最多可同時支援單個8K 60Hz高動態(tài)范圍(HDR)顯示器和多個USB 3.2 Gen2裝置。當(dāng)VL830與DisplayPort多串流傳輸(MST)搭配時，可支援多個4K或高刷新率的顯示器，并同時享有USB高速資料傳輸。

PCIe 6.0導(dǎo)入PAM4調(diào)變傳輸頻寬再翻倍

隨著新興應(yīng)用如人工智慧(AI)、云端運算、自駕車、邊緣運算等需要大量資料也帶動傳輸介面的頻寬需求，PCI-SIG自從2003年推出PCIe 1.0版本，至今不斷進化，2021發(fā)布了PCIe 6.0標(biāo)準(zhǔn)，傳輸速率從最早的2.5GT/s已經(jīng)提升至64GT/s，規(guī)格維持大約每隔三年升級通道頻寬倍增的節(jié)奏。在架構(gòu)上，自PCIe 1.0到5.0，都是採用不歸零(Non Return to Zero, NRZ)編碼技術(shù)，到了PCIe 6.0則出現(xiàn)重大改變，正式導(dǎo)入四階脈衝振幅調(diào)變技術(shù)(Pulse Amplitude Modulation 4, PAM4)(圖2)，可以持續(xù)提升介面的傳輸速率，但也帶來更嚴(yán)苛的技術(shù)挑戰(zhàn)。

圖2 PCIe 6.0採用PAM4調(diào)變(圖片來源：Keysight)

PCIe 6.0架構(gòu)進行大幅升級，PAM4訊號複雜度提升，產(chǎn)生雜訊的機率也升高，是德科技技術(shù)專案經(jīng)理劉宗琪解釋，PCIe 6.0傳輸通道造成的損耗預(yù)算Channel Loss Budget也從PCIe 5.0的36dB降為32dB，所以未來高速訊號的應(yīng)用會越來越需要仰賴Redriver與Retimer，協(xié)助進行訊號的放大或重整，以維持訊號完整性。

相較于PCIe 5.0，新版本的PCI 6.0因為訊號複雜度提升，劉宗琪進一步說明，在量測時需要增加新的項目，主要就是訊號雜訊失真比(Signal-to-Noise and Distortion Ratio, SNDR)、48-Edge Jitter邊緣抖動、電平分離失配比(Level Separation Mismatch Ratio)等，整體而言PAM4訊號要注意的訊號細(xì)節(jié)更多，以了解雜訊的成因并找到消除的方法。

下世代Thunderbolt傳輸速率上看120Gbps

Thunderbolt是Intel于2009年所研發(fā)高速I/O介面，主要目的是用來做為電腦與其他設(shè)備的傳輸線材。2020年推出的Thunderbolt 4，介面採用USB Type-C，雖然最高傳輸速度維持40Gbps，但支援PCIe的頻寬則從Thunderbolt 3的16Gbps升級到Thunderbolt 4的32Gbps。

與Thunderbolt 3相較，Thunderbolt 4提供了許多改進和新功能。英特爾客戶端連接事業(yè)部市場開發(fā)經(jīng)理藍昕暐提到，Thunderbolt 4傳輸速率與Thunderbolt 3一樣維持在40Gbps，但是，最低PCIe資料率提升到32Gbps，代表儲存裝置和外接顯示晶片等高速外部PCIe裝置效能能獲得顯著提升。安全性部分，VT型DMA防護能透過重新對應(yīng)來自外部裝置的要求，并檢查適當(dāng)權(quán)限來協(xié)助防止安全威脅。新增從睡眠喚醒功能，讓電腦能透過基座連接的周邊裝置退出休眠模式。

隨著USB4 Ver2問世，傳輸速率提升到80Gbps，藍昕暐直言，新版Thunderbolt將提供80Gbps的雙向傳輸能力，維持相對于USB更為領(lǐng)先的規(guī)格，Thunderbolt 5是基于USB 4 Ver2及DisplayPort 2.1規(guī)格所設(shè)計，支援最新的DisplayPort 2.1，也有兩倍的PCIe資料吞吐量，相容于既有的1米被動纜線，也相容于前一代的Thunderbolt、USB及DisplayPort，另對于密集影片的使用，最高頻寬則可達到120Gbps。

USB 4 Ver2測試驗證助攻訊號完整性

USB4 Ver2解決方案預(yù)計在2024年底到2025年陸續(xù)問世，目前相關(guān)廠商除了電路設(shè)計之外，還要透過不斷在內(nèi)部進行訊號測試與驗證，以讓自家的設(shè)計可以符合規(guī)格要求，最后在上市前需要送到認(rèn)證實驗室獲得認(rèn)證，取得產(chǎn)品上市前的「門票」。GRL中國臺灣技術(shù)總監(jiān)張靜宜說明，USB4 Ver2訊號主要是從NRZ的PAM2訊號提升為PAM3訊號調(diào)變，所以訊號變成三個形成兩個眼，與PCIe 6.0的測試一樣，訊號雜訊失真比SNDR也是重要的觀察項目。

張靜宜強調(diào)，一般而言，測試認(rèn)證失敗最常出現(xiàn)的問題有幾個，SNDR可能的原因是串?dāng)_(Crosstalk)與印刷電路板布線。抖動最主要是資料相依性時脈抖動(Data Dependent Jitter, DDJ) 與符碼間干擾(ISI)，原因可能是PCB板衰減、阻抗，SMT元件選擇和尺寸以及擺放位置。再者，IRL的原因可能是PCB走線阻抗變化，SMT元件選擇和尺寸以及擺放位置同樣也可能是原因。

不只晶片需要認(rèn)證，在高速訊號的環(huán)境下，線纜同樣需要認(rèn)證，張靜宜說，Linear Re-Driver(LRD)線纜內(nèi)建Redriver(圖3)，擁有低複雜性、低功耗、低成本的特性。LRD線主要元件包括Rx Equalizer與Output Driver，分別負(fù)責(zé)補償線纜Cable Loss、調(diào)整DC Gain，以及調(diào)整輸出Pre-emphasis與訊號的大小。LRD Cable因不具備CDR(Clock Data Recovery)，線纜輸入端接收到的抖動以及雜訊會轉(zhuǎn)嫁到線纜的輸出端；同時Rx EQ也有可能會將高頻雜訊放大；Paddle Card因加入主動元件，會有阻抗不連續(xù)的問題；以及較長的線纜，在生產(chǎn)過程中容易造成長度不匹配，P-N skew大，導(dǎo)致AC Common mode超過規(guī)范等，設(shè)計時也要更加注意。

圖3 LRD線纜架構(gòu)(圖片來源：GRL)