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    • 01、DDR3 SDRAM概述
    • 02、DDR3 SDRAM管腳介紹
    • 03、DDR3 尋址及容量計算
    • 04、DDR3 關(guān)鍵參數(shù)解析
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Xilinx FPGA DDR3設(shè)計(一)DDR3基礎(chǔ)掃盲

2022/04/28
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引言:本文我們介紹下DDR3的基礎(chǔ)知識,涉及DDR3管腳信號、容量計算、重要參數(shù)介紹內(nèi)容。

01、DDR3 SDRAM概述

DDR3 SDRAM 全稱double-data-rate 3 synchronous dynamic RAM,即第三代雙倍速率同步動態(tài)隨機(jī)存儲器。雙倍速率(double-data-rate),是指時鐘的上升沿和下降沿都發(fā)生數(shù)據(jù)傳輸;同步,是指DDR3數(shù)據(jù)的讀取寫入是按時鐘同步的;動態(tài),是指DDR3中的數(shù)據(jù)掉電無法保存,且需要周期性的刷新,才能保持?jǐn)?shù)據(jù);隨機(jī),是指可以隨機(jī)操作任一地址的數(shù)據(jù)。

以鎂光MT41K256M16RH-107為例(以下介紹均以此芯片為例),該芯片容量為512GB(4Gbit),器件內(nèi)部功能模塊組成如圖1所示。

圖1、256M×16功能框圖

02、DDR3 SDRAM管腳介紹

圖2、×16芯片F(xiàn)BGA封裝管腳分布

由圖1和2圖所示,DDR3管腳根據(jù)不同的功能可以分為:數(shù)據(jù)組、地址組、控制組和電源組四大類型。2.1 數(shù)據(jù)組:DQ[15:0]、UDQS/UDQS#、LDQS/LDQS#、UDM、LDM。

DQ[15:0]:雙向信號,16位數(shù)據(jù)總線;

UDQS/UDQS#、LDQS/LDQS#:雙向信號,數(shù)據(jù)選通信號,用于數(shù)據(jù)同步;

  • UDM、LDM:數(shù)據(jù)屏蔽信號。

2.2 地址組:BA[2:0]、A[14:0]。

  • BA[2:0]:Bank地址信號;

    A[14:0]:地址總線。

2.3 控制組:CK/CK#、CKE、CS#、RAS#、CAS#、WE#、RESET#、ODT、 ZQ#

  • CK/CK#:時鐘信號,雙沿采樣DQ數(shù)據(jù);CKE:時鐘使能信號;CS#:DDR3片選信號,低有效;RAS#:行選通信號;CAS#:列選通信號;WE#:寫使能信號;ODT:片上終端使能信號。DDR3芯片數(shù)據(jù)組是有片上端接的,無需外部端接,而控制信號和地址信號為保證信號完整性需要端接匹配;

    ZQ:校準(zhǔn)管腳,下拉240Ω電阻到VSSQ。

2.4 電源組:

  • VDD:電源電壓,1.5V±5%;VDDQ:DQ供電,1.5V±5%;VREFCA:控制、命令和地址參考電壓,電壓為VDD/2;VREFDQ:數(shù)據(jù)參考電壓,電壓為VDD/2;

03、DDR3 尋址及容量計算

3.1 DDR3數(shù)據(jù)尋址

圖3、DDR存儲陣列示意

 

如圖3所示,DDR3的內(nèi)部是一個存儲陣列,類似一張二維表格,數(shù)據(jù)讀寫操作即對這個陣列進(jìn)行操作。所謂尋址就是操作指定表格單元(圖中黃色單元格)所需的步驟,即讀寫某個表格單元,需要先指定一個行(Row),再指定一個列(Column)。這個表格通常稱為邏輯Bank,一個DDR3有多個Bank組成。

3.2 容量計算

以鎂光MT41K256M16RH-107為例。

圖4、DDR3地址組成

 

由圖4可以,Row address = 15bit,Column address = 10bit,Bank address = 3bit,則器件總存儲單元為:

2^15×2^10×2^3 = 2^28= 256M單元格,每個單元格為16bit,總計容量為:256M×16bit = 512MB(4Gbit)。

04、DDR3 關(guān)鍵參數(shù)解析

DDR3器件手冊給出了非常詳盡的參數(shù)介紹,里面有幾個非常重要的參數(shù)下面來介紹一下。

4.1 突發(fā)傳輸及突發(fā)長度

圖5、非連續(xù)突發(fā)讀操作

突發(fā)是指在同一行中相鄰的存儲單元連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞健H鐖D5所示,突發(fā)長度BL=8,即送出一次讀命令和讀地址,連續(xù)輸出8個數(shù)據(jù)。

另外,連續(xù)讀取操作,即控制好兩次突發(fā)讀間隔時間,即可實現(xiàn)連續(xù)讀輸出操作,如圖6所示,圖中需要控制好參數(shù)tCCD。

圖6、連續(xù)讀操作

 

4.2 CAS Latency(CAS潛伏期)

該參數(shù)又稱讀取潛伏期或列地址脈沖選通潛伏期,簡寫成CL,該參數(shù)以時鐘周期為單位,該參數(shù)表示從讀命令和地址有效發(fā)出后,數(shù)據(jù)穩(wěn)定數(shù)據(jù)的延遲時鐘個數(shù)。如圖7所示,當(dāng)CL=6時,有效數(shù)據(jù)在6個時鐘之后輸出。

圖7、讀延遲周期CL = 6

 

4.3 tRCD:RAS至CAS延遲

tRCD表示行地址選通脈沖到列地址選通脈沖延遲,如圖8所示,該參數(shù)以時鐘周期為單位。

圖8、讀操作

 

4.4  附加延遲(AL)

如圖8所示,AL = 5,CL = 6,由此讀操作有效數(shù)據(jù)在RL = AL + CL = 11個時鐘后輸出。

4.5 tRP預(yù)充電周期

圖9、tRP預(yù)充電周期

 

預(yù)充電有效周期,在發(fā)出預(yù)充電命令之后,要經(jīng)過一段時間才能允許發(fā)送RAS行有效命令打開新的工作行。

賽靈思

賽靈思

賽靈思(英語:Xilinx)是一家位于美國的可編程邏輯器件的生產(chǎn)商。該公司發(fā)明了現(xiàn)場可編程邏輯門陣列,并由此成名。賽靈思還是第一個無廠半導(dǎo)體公司(Fabless)。28nm時代,賽靈思提出All Programmable 的概念,從單一的FPGA企業(yè)戰(zhàn)略轉(zhuǎn)型為All Programmable FPGA、 SoC 和 3D IC 的全球領(lǐng)先提供商。且行業(yè)領(lǐng)先的器件與新一代設(shè)計環(huán)境以及 IP 完美地整合在一起,可滿足客戶對可編程邏輯乃至可編程系統(tǒng)集成的廣泛需求賽靈思于1984年創(chuàng)建于美國加利福尼亞州的硅谷,總部位于硅谷核心的圣何塞,并在科羅拉多州、愛爾蘭、新加坡 印度、中國、日本擁有分支機(jī)構(gòu)

賽靈思(英語:Xilinx)是一家位于美國的可編程邏輯器件的生產(chǎn)商。該公司發(fā)明了現(xiàn)場可編程邏輯門陣列,并由此成名。賽靈思還是第一個無廠半導(dǎo)體公司(Fabless)。28nm時代,賽靈思提出All Programmable 的概念,從單一的FPGA企業(yè)戰(zhàn)略轉(zhuǎn)型為All Programmable FPGA、 SoC 和 3D IC 的全球領(lǐng)先提供商。且行業(yè)領(lǐng)先的器件與新一代設(shè)計環(huán)境以及 IP 完美地整合在一起,可滿足客戶對可編程邏輯乃至可編程系統(tǒng)集成的廣泛需求賽靈思于1984年創(chuàng)建于美國加利福尼亞州的硅谷,總部位于硅谷核心的圣何塞,并在科羅拉多州、愛爾蘭、新加坡 印度、中國、日本擁有分支機(jī)構(gòu)收起

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電子產(chǎn)業(yè)圖譜

專注FPGA技術(shù)開發(fā),涉及Intel FPGA、Xilinx FPGA技術(shù)開發(fā),開發(fā)環(huán)境使用,代碼風(fēng)格、時序收斂、器件架構(gòu)以及軟硬件項目實戰(zhàn)開發(fā),個人公眾號:FPGA技術(shù)實戰(zhàn)。