編寫高效的Testbench

引言：Testbench是驗證HDL設計的主要手段，本文提供了布局和構建高效Testbench的指南以及示例。另外，本文還提供了一種示例，可以為任何設計開發(fā)自檢Testbench。

1. 概述

由于FPGA設計規(guī)模和復雜性的增加，數(shù)字設計驗證已成為一項越來越困難和費力的任務。為了應對這一挑戰(zhàn)，驗證工程師依靠多種驗證工具和方法。對于大型、數(shù)百萬門的設計，工程師通常使用一套正式的驗證工具。然而，對于較小的設計，設計工程師通常使用帶有Testbench的HDL仿真器效果最好，如Modelsim、Vivado Simulator等。

Testbench已成為驗證HLL（高級語言）設計的標準方法。通常，Testbench執(zhí)行以下任務：

?實例化被測設計（DUT）?通過將測試向量應用于模型來激勵DUT?將結(jié)果輸出到終端或波形窗口進行目視檢查

?可選擇將實際結(jié)果與預期結(jié)果進行比較

通常，Testbench是用行業(yè)標準VHDL或Verilog硬件描述語言編寫的，Testbench調(diào)用功能設計，然后對其進行仿真。復雜的Testbench還執(zhí)行其他功能，例如，將實際結(jié)果與預期結(jié)果進行比較的邏輯。圖1顯示了遵循上述步驟的標準HDL驗證流程。

圖1：使用Testbench的HDL驗證流程由于Testbench是用VHDL或Verilog編寫的，因此Testbench驗證流程可以跨平臺和供應商工具移植。此外，由于VHDL和Verilog是標準的非專有語言，因此用VHDL或Verilog編寫的驗證套件可以在未來的設計中毫無困難地重用。

2. Testbench構建

由于Testbench僅用于仿真，因此它們不受適用于綜合中使用的RTL語言子集的語義約束的限制。相反，可以使用所有行為構造。因此，Testbench可以更通用地編寫，使其更容易維護。所有Testbench均包含表1所示的基本部分。

表1：試驗臺通用截面2.1 生成時鐘信號

激勵時鐘可以很容易地在VHDL和Verilog源代碼中實現(xiàn)。以下是Testbench中經(jīng)常使用的時鐘生成VHDL和Verilog示例：

VHDL:

Verilog：

2.2 提供激勵

為了獲得Testbench驗證結(jié)果，須向DUT提供激勵。在Testbench上使用并發(fā)激勵塊來提供，通常采用兩種方法：絕對時間激勵和相對時間激勵。在第一種方法中，相對于仿真時間零點指定模擬值。相比之下，相對時間激勵提供初始值，然后在重新觸發(fā)激勵之前等待事件。根據(jù)設計師的需求，這兩種方法可以在Testbench上結(jié)合使用。

表2和表3分別提供了VHDL和Verilog源代碼中的絕對時間和相對時間激勵的示例。

表2：絕對時間激勵示例表3：相對時間激勵示例

VHDL過程塊和Verilog初始塊與文件中的其他過程和初始塊同時執(zhí)行。然而，在每個（進程或初始）塊中，事件是按照寫入的順序執(zhí)行。這意味著激勵序列在模擬時間零點開始于每個并發(fā)塊。推薦使用多個塊將復雜的激勵序列分解為更可讀和可維護的代碼塊。

2.3 結(jié)果顯示

Verilog中的$display和$monitor關鍵字用于顯示結(jié)果。雖然VHDL沒有等效的顯示特定命令，但它提供了std_textio包，該包允許將文件I/O重定向到顯示終端窗口（有關此技術的示例，請參閱下面的自檢Testbench）。

以下是Verilog示例，其中值顯示在終端屏幕上：

$display關鍵字將帶引號的括號文本（“…”）輸出到終端窗口。$monitor關鍵字的工作方式不同，因為它的輸出是事件驅(qū)動的。在該示例中，$realtime變量（由用戶分配給當前模擬時間）用于觸發(fā)信號列表中值的顯示。Verilog提供了額外的格式說明符，例如，%h用于十六進制，%d用于十進制，%o用于八進制格式。格式化的顯示結(jié)果如圖2所示。

圖2：仿真結(jié)果輸出到終端

2.4 其他語句結(jié)構

（1）force/release

force/release語句可用于覆蓋對寄存器或網(wǎng)絡進行的程序分配。這些構造通常用于強制特定的設計行為。一旦強制值被釋放，信號將保持其狀態(tài)，直到新值通過過程賦值傳遞。以下是強制和釋放語句使用的示例：

（2）assign/deassign

賦值和取消賦值語句類似于強制和釋放語句，但賦值和取消指派僅適用于設計中的寄存器。它們通常用于設置輸入值。與強制語句一樣，assign語句會覆蓋過程語句傳遞的值。以下是賦值和取消賦值語句用法的示例。

（3）timescales

時間刻度指令用于指定Testbench的單位時間步長。它也會影響仿真器的精度。此指令的語法為：

`timescale reference_time/precision

reference_time是測量的單位時間。精度決定延遲四舍五入的精度，并設置仿真的單位時間步長。以下是“時間刻度用法”的示例：

如果仿真使用定時延遲值，則模擬必須以大于最小延遲的精度運行（以便包含延遲）。例如，如果在仿真庫中使用9ps延遲，則仿真的精度必須為1ps才能適應9ps延遲。

（4）讀取內(nèi)存初始化文件

Verilog提供$readmemb和$readmemh命令來讀取ASCII文件以初始化內(nèi)存內(nèi)容。此命令可用于在模擬中初始化Xilinx BlockRAM或SelectRAM組件。語法如下：

$readmemb（“<design.mif>”，design_instance）；

3. 簡單Testbench

簡單的Testbench實例化用戶設計，然后為其提供激勵。Testbench輸出以圖形方式顯示在仿真器的波形窗口上，或作為文本發(fā)送到用戶終端或文本文件。

下面是一個代表移位寄存器的簡單Verilog設計：

以下簡單的Testbench示例實例化了移位寄存器設計。

上面的Testbench實例化設計，設置時鐘，然后提供激勵。所有過程塊都從模擬時間零點開始，并且是并發(fā)的。符號（#）指定應用下一個激勵之前的延遲。$stop命令指示仿真器停止Testbench仿真（所有Testbench都應包含stop命令）。最后，$monitor語句將ASCII格式的結(jié)果返回到屏幕或本編輯器。

下面是一個VHDL Testbench，它實例化并為上述Verilog移位寄存器設計提供激勵。

4. 自動驗證

建議自動化Testbench結(jié)果驗證，特別是對于較大的設計。自動化減少了檢查設計正確性所需的時間，并最大限度地減少了人為錯誤。通常使用幾種方法來自動化Testbench驗證：

（1）數(shù)據(jù)庫比較：首先，創(chuàng)建一個包含預期輸出的數(shù)據(jù)庫文件（“黃金向量”文件）。然后，捕獲仿真輸出并將其與黃金向量文件中的參考向量進行比較。這種方法的缺點是由于沒有提供從輸出到輸入文件的指針，難以將不正確的輸出追蹤到錯誤的來源。

（2）波形比較：波形比較可以自動或手動執(zhí)行。自動方法采用Testbench比較器將黃金波形與Testbench輸出波形進行比較。Xilinx HDL Bencher工具可用于執(zhí)行自動波形比較。

（3）Self-Checking Testbench。自檢Testbench在運行時，而不是在仿真結(jié)束時，根據(jù)實際結(jié)果檢查預期結(jié)果。由于可以在Testbench上構建有用的錯誤跟蹤信息來顯示設計失敗的地方，因此調(diào)試時間大大縮短。

5. Self-Checking Testbench

自檢Testbench是通過在Testbench文件中放置一系列預期向量來實現(xiàn)的。這些向量在定義的運行時間間隔與實際仿真結(jié)果進行比較。如果實際結(jié)果與預期結(jié)果匹配，則仿真成功。如果結(jié)果與預期不符，Testbench會報告差異。

對于同步設計來說，實現(xiàn)自檢Testbench更簡單，因為可以在時鐘邊緣或每個“n”個時鐘周期后比較預期和實際結(jié)果。比較方法也取決于設計的性質(zhì)。例如，內(nèi)存I/O自檢Testbench應在每次向內(nèi)存位置寫入或從內(nèi)存位置讀取新數(shù)據(jù)時檢查結(jié)果。同樣，如果一個設計使用了大量的組合塊，在指定預期結(jié)果時必須考慮組合延遲。

在自檢自檢Testbench上，以規(guī)則的運行時間間隔將預期輸出與實際輸出進行比較，以提供自動錯誤檢查。這種技術在中小型設計中效果很好。然而，由于可能的輸出組合隨著設計復雜性呈指數(shù)級增長，為大型設計編寫自檢Testbench變得更加困難和耗時。

以下是用Verilog和VHDL編寫的簡單自檢Testbench的示例：Verilog示例：

這種簡單的自檢Testbench設計可以移植到任何測試用例中。如果不需要在每個時鐘沿進行檢查，則可以根據(jù)需要修改for循環(huán)。如果仿真成功，終端屏幕上會顯示以下信息：

VHDL示例：

如果檢測到錯誤，則會在仿真器提示下顯示：

6. 編寫Testbench指南

本節(jié)提供了編寫Testbench的指南，規(guī)劃Testbench布局可以提高仿真驗證結(jié)果。

（1）在編寫Testbench之前，了解仿真器。

盡管常用的仿真工具符合HDL行業(yè)標準，但這些標準并沒有解決幾個重要的仿真特定問題。不同的模擬器具有不同的特性、能力和性能特征，并產(chǎn)生不同的仿真結(jié)果。

（2）基于事件的仿真與基于周期的仿真

仿真器器使用基于事件或基于周期的仿真方法。基于事件的仿真器在輸入、信號或門改變值時安排仿真器事件。在基于事件的仿真器中，延遲值可以與門和網(wǎng)絡相關聯(lián)，以實現(xiàn)最佳的時序模擬?；谘h(huán)的仿真器以同步設計為目標。它們優(yōu)化組合邏輯，并在時鐘周期內(nèi)分析結(jié)果。此功能使基于循環(huán)的仿真器比基于事件的仿真器更快、更節(jié)省內(nèi)存。然而，由于基于循環(huán)的仿真器不允許詳細的時序特異性，因此它們的準確性不高。

（3）避免使用無限循環(huán)

當一個事件被添加到基于事件的仿真器中時，CPU和內(nèi)存的使用率會增加，仿真處理速度也會減慢。除非對Testbench至關重要，否則不應使用無限循環(huán)來提供設計激勵。通常，時鐘是在無限循環(huán)內(nèi)指定的（例如，Verilog中的“永遠”循環(huán)），而不是其他信號事件。

（4）將激勵分解為邏輯塊

在Testbench中，所有初始（Verilog）和過程（VHDL）塊同時運行。如果將無關的激勵分為單獨的塊，則Testbench激勵序列更容易實施和審查。由于每個并發(fā)塊都相對于模擬時間零點運行，因此使用單獨的塊更容易傳遞激勵。使用單獨的激勵塊可以使Testbench更容易創(chuàng)建、維護和升級。

（5）避免顯示不重要的數(shù)據(jù)

大型設計的Testbench可能包含超過100000個事件和大量信號。顯示大量仿真數(shù)據(jù)會大大減慢仿真速度。最好每“n”個時鐘周期只對相關信號進行采樣，以確保足夠的仿真速度。

7.高級Testbench技術

（1）用task任務和process過程模塊化激勵

在創(chuàng)建更大的Testbench時，應該對激勵進行分區(qū)，以幫助代碼清晰并便于修改，并使代碼更具可讀性。以下示例中，Testbench模擬了SDRAM控制器的設計。該設計包括重復激勵塊，因此Testbench通過聲明單獨的任務來劃分激勵，這些任務稍后在Testbench中調(diào)用以執(zhí)行單獨的設計功能。

Verilog示例:

這些任務指定了設計功能的單獨元素，包括讀寫、數(shù)據(jù)讀寫或nop（無操作）。一旦指定，這些任務可以在激勵過程中調(diào)用，如下所示：

VHDL示例:

（2）仿真中雙向信號的控制

大多數(shù)設計使用雙向信號，在Testbench上必須與單向信號區(qū)別對待。

VHDL示例：

要訪問上述示例中的雙向DATA信號，可以按如下方式設置Testbench：

雙向總線由Testbench控制，雙向總線的值通過data_top信號訪問。

Verilog示例：

Verilog Testbench可以按如下方式設置：

8.編碼風格指南

（1）縮進

始終縮進代碼以使其更具可讀性。建議縮進寬度為三到四個空格。縮進寬度為五個或更多空格通常會在右邊距留下很少的空間，而縮進寬度小于三個空格則會導致縮進太小。

（2）文件命名

在源文件名中始終保持“.v”（Verilog）或“.vhd”（VHDL）文件擴展名。如果這些標準擴展名被更改，一些編輯器和過濾器將無法識別源文件。

（3）信號命名

對所有用戶信號使用相同的大小寫（建議使用小寫）。Verilog是區(qū)分大小寫的，錯誤的大寫可能會導致設計在綜合和仿真中失敗。此外，使用一致的信號名稱格式樣式使信號名稱更容易在源文件中定位。使用簡短的描述性信號名稱。短名稱更容易輸入，描述性名稱有助于記錄信號功能。

（4）注釋

自由地注釋Testbench代碼。注釋對于繼承和重用代碼的其他人來說是無價的，注釋代碼填充了重要的細節(jié)，大大提高了源代碼的清晰度和可重用性

（5）設計結(jié)構

為每個模塊或?qū)嶓w保留一個物理文件。單獨的模塊和實體的單獨文件使設計更容易維護。