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01、半導(dǎo)體發(fā)展對先進封裝的需求

在半導(dǎo)體發(fā)展歷史上，有一條著名的摩爾定律，即1965年，英特爾創(chuàng)始人之一的戈登•摩爾（Gordon Moore）提出的：

在價格保持不變的情況下，一個標(biāo)準(zhǔn)面積的集成電路上，可容納的晶體管數(shù)目每兩年便會增加一倍，同時性能也提升一倍。

這條定律在過去的50年中，一直伴隨著半導(dǎo)體行業(yè)快速成長，成為了預(yù)測行業(yè)發(fā)展的金標(biāo)準(zhǔn)。

但是近年來隨著半導(dǎo)體制程工藝的不斷縮減，降低晶體管尺寸對于工藝能力的挑戰(zhàn)急劇升高，20nm節(jié)點以下，每一代制程更新都需要結(jié)構(gòu)、材料和工藝上的創(chuàng)新。而隨著制程不斷微縮，對這些創(chuàng)新的投資金額也越來越大，能在先進工藝節(jié)點上持續(xù)投資的企業(yè)越來越少。

2018年8月，聯(lián)電宣布放棄12nm以下的先進工藝，隨后位列全球代工晶圓第二的格羅方德（格芯）宣布放棄7nm工藝開發(fā)，而在2020年7月，英特爾也表示，7nm工藝的量產(chǎn)也要推遲近一年。目前據(jù)公開報道，臺積電在5nm工藝節(jié)點投入的開發(fā)費用高達250億美元。如此高昂的投資，公司和投資方都會承受巨大的風(fēng)險，這一切預(yù)示著單靠芯片制造端來延續(xù)摩爾定理已越來越困難，半導(dǎo)體產(chǎn)業(yè)逐步走進后摩爾時代。

為了進一步延續(xù)摩爾定律，Chip-Let異構(gòu)集成封裝成為了芯片制程受到制約后延續(xù)摩爾定律的最有效選擇。

Chip-Let異構(gòu)集成方案即將多顆不同制程芯片組合成為一個整體，可以在高性能的部分采用昂貴的高階制程芯片而其它部分仍然采用較為經(jīng)濟的低階制程芯片，因此不但可以降低工藝成本，還可以有效利用現(xiàn)有的標(biāo)準(zhǔn)化芯片降低設(shè)計成本。但要將這些芯片集合在同一個封裝模塊里面，并同時滿足高密度、高帶寬、低延遲、低功耗等性能，對封裝技術(shù)提出了很高的要求。傳統(tǒng)上將多顆芯片封裝在同一基板連接在一起的MCM方案，由于基板工藝限制，存在布線密度不足，信號傳輸延遲高等多方面的問題，達不到運算類產(chǎn)品日益提升的高頻高速需求，為滿足高端產(chǎn)品需求，必須要進一步提高布線密度，縮短信號傳輸距離。因而高密度扇出式（Fan-Out）封裝應(yīng)運而生。

隨著高性能AI、GPU、CPU等高端應(yīng)用市場需求要求越來越高，扇出式封裝成為了各大封裝公司重點發(fā)展的熱門方向。

圖1 2019-2025扇出封裝市場預(yù)測（From Yole Development）

行業(yè)知名市場研究與戰(zhàn)略咨詢公司Yole預(yù)測，在未來幾年，全球扇出式（Fan-Out）封裝將迎來一波快速發(fā)展行情，市場年增長率將高達15.9%，CPU、GPU、AP、AI等高端芯片是扇出式封裝的主要增長點。

02、什么是扇出式封裝

芯片級扇出式封裝Fan-Out Package是2004年由英飛凌（Infineon）公司在編號為U.S.Pat. 6,727,576B2專利中首次提出的一種封裝技術(shù)。

圖2 英飛凌公司Fan-Out結(jié)構(gòu)專利（From U.S.Pat 6,727,576B2）

其結(jié)構(gòu)原理如圖2所示，將切割完的芯片貼在臨時載片上，通過塑封（Mold）重構(gòu)芯片，并利用再布線（RDL）技術(shù)，將芯片表面I/O通過RDL“扇出”到更大面積的外延面上，從而增加更多的I/O輸出，實現(xiàn)與基板線路的匹配連接。傳統(tǒng)的方法在一塊基板上進行多芯片合封（如圖3所示）。

由于受到基板制作工藝的限制，基板上的設(shè)計布線間距一般只能達到10um，即使采用最先進的基板制造技術(shù)，目前也只能達到7um，而使用RDL布線技術(shù)的Fan-Out封裝，布線間距可以達到2um，這大大的提高了I/O密度，縮短芯片間信號傳輸距離，信號延遲，信號干擾等得到顯著降低，從而滿足高性能產(chǎn)品需要求。