北京大學(xué)FFET技術(shù)開創(chuàng)全球三維集成新篇章

先進(jìn)邏輯制造作為半導(dǎo)體工業(yè)技術(shù)的明珠，直接帶動(dòng)全球半導(dǎo)體技術(shù)發(fā)展和產(chǎn)業(yè)增長(zhǎng)。在半導(dǎo)體技術(shù)的演進(jìn)中，功耗約束下的器件微縮和集成度提升這一小一大目標(biāo)始終是集成電路發(fā)展的核心。然而傳統(tǒng)的二維平面集成方式正面臨物理極限和工藝極限的瓶頸，如何實(shí)現(xiàn)更高密度、更低功耗、更高能效的芯片設(shè)計(jì)與制造成為半導(dǎo)體產(chǎn)業(yè)亟待解決的課題。

為此，晶體管級(jí)三維集成技術(shù)開始受到廣泛的關(guān)注。這種集成方式通過(guò)在垂直方向上堆疊器件和互連，將傳統(tǒng)的單面布局?jǐn)U展至多面空間，在掩模版尺寸受限的條件下為單芯片提供了突破集成密度上限的可能。全面走向三維集成路線已經(jīng)成為當(dāng)前產(chǎn)業(yè)界的共識(shí)，但是具體的技術(shù)方案尚未統(tǒng)一，正處于各國(guó)技術(shù)競(jìng)爭(zhēng)的前沿焦點(diǎn)。

在這樣的背景下，北京大學(xué)黃如院士團(tuán)隊(duì)創(chuàng)新地提出了FFET（Flip FET）[1]技術(shù)，跳出了現(xiàn)有晶體管級(jí)三維集成技術(shù)專注于器件結(jié)構(gòu)與工藝的常規(guī)思路，是一種全新的器件集成理念，而并非簡(jiǎn)單的器件結(jié)構(gòu)技術(shù)。FFET集成方案通過(guò)創(chuàng)新的多面有源區(qū)和多面互連設(shè)計(jì)，可以有效支持從FinFET到GAA的不同器件堆疊需求和適配不同電源網(wǎng)絡(luò)與信號(hào)網(wǎng)絡(luò)的繞線需求，從根本上超越了單純的器件結(jié)構(gòu)創(chuàng)新，賦予集成電路制造前所未有的技術(shù)自由度和設(shè)計(jì)空間。

先進(jìn)邏輯節(jié)點(diǎn)的演進(jìn)：器件結(jié)構(gòu)邁入三維

在高性能計(jì)算（HPC）、人工智能服務(wù)器和智能消費(fèi)設(shè)備等領(lǐng)域，對(duì)芯片運(yùn)算能力的需求持續(xù)高漲。這些領(lǐng)域需要極高的計(jì)算性能，因此往往優(yōu)先采用最先進(jìn)的制程工藝。市場(chǎng)需求的推動(dòng)下，7納米及以下的先進(jìn)制程出貨量快速增長(zhǎng)，預(yù)計(jì)2022至2026年間的年復(fù)合增長(zhǎng)率將達(dá)到27%，并將在2025年占據(jù)晶圓代工產(chǎn)能的64%。AI
GPU和ASIC的出貨量在未來(lái)幾年預(yù)計(jì)年復(fù)合增長(zhǎng)率為42%，進(jìn)一步印證了市場(chǎng)對(duì)AI和高性能運(yùn)算需求的強(qiáng)勁增長(zhǎng)。由此可見，先進(jìn)邏輯制程已成為半導(dǎo)體產(chǎn)業(yè)的“兵家必爭(zhēng)之地”，推動(dòng)了整個(gè)科技領(lǐng)域的快速發(fā)展。

先進(jìn)邏輯制造技術(shù)的發(fā)展歷程充滿了革新與挑戰(zhàn)。從早期的平面MOSFET到三維結(jié)構(gòu)的FinFET[2]，每一代器件架構(gòu)的出現(xiàn)都代表了集成電路在性能、密度和功耗方面的新突破。FinFET技術(shù)作為傳統(tǒng)平面器件的延續(xù)，以其三維鰭狀結(jié)構(gòu)有效提高了柵極對(duì)電流的控制能力，降低了漏電流并增強(qiáng)了開關(guān)速度。然而，隨著節(jié)點(diǎn)的演進(jìn)，F(xiàn)inFET進(jìn)一步微縮的難度也在日益增大。為應(yīng)對(duì)這一挑戰(zhàn)，GAA技術(shù)應(yīng)運(yùn)而生[3]。在GAA技術(shù)中，溝道被柵極四面包裹，這種圍柵設(shè)計(jì)進(jìn)一步增強(qiáng)了對(duì)電流的控制，顯著減少了短溝道效應(yīng)，因而能夠適應(yīng)更小的制程節(jié)點(diǎn)。臺(tái)積電等主要廠商計(jì)劃在2納米節(jié)點(diǎn)引入GAA技術(shù)，并預(yù)計(jì)將于2025年量產(chǎn)，標(biāo)志著行業(yè)正式進(jìn)入GAA時(shí)代。

在國(guó)內(nèi)進(jìn)展方面，北京大學(xué)在這一領(lǐng)域的研究起步早、布局深， 2007年北大在IEDM上發(fā)表國(guó)內(nèi)第1篇(全球第4篇)GAA器件論文[4]，在后續(xù)十多年里持續(xù)進(jìn)步并與產(chǎn)業(yè)機(jī)構(gòu)開展了廣泛合作，率先在國(guó)內(nèi)建立了從基礎(chǔ)研究到器件設(shè)計(jì)的完整技術(shù)鏈。

先進(jìn)邏輯節(jié)點(diǎn)的未來(lái)：呼喚新型三維集成方法

值得指出的是，即使采用了GAA等先進(jìn)的三維器件結(jié)構(gòu)，基于平面的集成方法仍然難以突破物理瓶頸的限制。為追求更高的集成度和性能，晶體管級(jí)三維集成成為邏輯技術(shù)節(jié)點(diǎn)升級(jí)的必然技術(shù)路線。

目前，在傳統(tǒng)的系統(tǒng)級(jí)三維封裝集成路線之外，單芯片上的晶體管三維堆疊集成正在成為主流技術(shù)趨勢(shì)，這不僅是在晶體管結(jié)構(gòu)上作出改變，更是通過(guò)堆疊晶體管來(lái)高效利用空間和降低寄生效應(yīng)，從而大幅提升器件密度和性能。更為重要的是，這種集成思路可以依賴現(xiàn)有光刻技術(shù)和設(shè)計(jì)能力將集成電路的集成度持續(xù)提升，實(shí)現(xiàn)真正意義上的三維等效微縮。這一技術(shù)思路上的轉(zhuǎn)變從2016年前后國(guó)際半導(dǎo)體技術(shù)路線圖從傳統(tǒng)的ITRS升級(jí)為IRDS即可窺見端倪。然而，直至今日，真正意義上的單芯片三維集成的技術(shù)方案尚未得到真正確立，面臨著從材料、器件、工藝到設(shè)計(jì)各層次的全面挑戰(zhàn)。這一時(shí)期，正是集成電路領(lǐng)域在后摩爾時(shí)代前所未有的第二次技術(shù)革命機(jī)遇。

晶體管級(jí)三維集成的研究至少可以追溯到2004年，當(dāng)時(shí)，北京大學(xué)和香港科技大學(xué)的研究團(tuán)隊(duì)首次在實(shí)驗(yàn)中成功驗(yàn)證了堆疊晶體管的可行性，并命名為“Stacked CMOS”[5], [6]。隨后，2009年，法國(guó)的CEA-Leti研究團(tuán)隊(duì)通過(guò)晶圓鍵合技術(shù)實(shí)現(xiàn)了晶圓級(jí)的器件堆疊[7]。到2018年，歐洲微電子研究中心IMEC進(jìn)一步發(fā)展了晶體管堆疊技術(shù)，提出了可大規(guī)模集成的原型技術(shù)即CFET[8]。這一方案采用了單片堆疊路徑，具備更高的實(shí)用性，也展示了在未來(lái)半導(dǎo)體技術(shù)中應(yīng)用的潛力。這一系列成果使三維堆疊晶體管從實(shí)驗(yàn)室走向了規(guī)模實(shí)踐，前后耗費(fèi)14年時(shí)間，但其制造復(fù)雜性和互連限制仍未完全解決。盡管IMEC、臺(tái)積電將晶體管三維集成稱為CFET，但英特爾、三星、IBM一直延用3D
stacked FET這一名稱。然而，當(dāng)前CFET器件技術(shù)受制于高深寬比（AR）工藝和復(fù)雜制造流程，實(shí)際應(yīng)用面臨很大挑戰(zhàn)。

與此同時(shí)，在傳統(tǒng)互連架構(gòu)中，電源和信號(hào)需要共用正面布線資源，帶來(lái)了布線擁塞和高RC延遲，因此以背部供電網(wǎng)絡(luò)（Backside Power Delivery Network, BSPDN）技術(shù)為代表的晶圓背部互連技術(shù)[9]開始在英特爾、三星、臺(tái)積電等公司進(jìn)入實(shí)質(zhì)性的研發(fā)階段，可以認(rèn)為是一種互連的三維堆疊。BSPDN方案將電源傳輸放置在芯片背面，從而降低了正面互連布線的面積開銷，減輕了功耗與延時(shí)的負(fù)擔(dān)。然而，BSPDN在制造流程中存在很大的技術(shù)挑戰(zhàn)，包括需要襯底的極致減薄和雙面精準(zhǔn)光刻對(duì)準(zhǔn)等。不過(guò)，隨著臺(tái)積電今年宣布將在A16節(jié)點(diǎn)上大規(guī)模量產(chǎn)晶圓背部供電技術(shù)，說(shuō)明相關(guān)工藝問(wèn)題已經(jīng)攻克。

不同于上述正面晶體管堆疊和背部互連的三維集成架構(gòu)，北京大學(xué)黃如院士團(tuán)隊(duì)提出了全新的倒裝堆疊晶體管[1]（Flip FET，F(xiàn)FET）技術(shù)，開創(chuàng)性地提出了雙面有源區(qū)（Dual-side Active）和雙面互連（Dual-side Interconnects）的概念，為單芯片三維集成開辟了全新的技術(shù)路線。該研究成果發(fā)表于2024年6月召開的集成電路頂級(jí)會(huì)議VLSI2024。

無(wú)獨(dú)有偶，在此后的IEDM2024 Press Kit的中《Paper 2.5, TSMC’s Fully Functional Monolithic CFET Inverter at 48nm Gate Pitch》[10]可以看到，臺(tái)積電在最新的CFET進(jìn)展中也幾乎同時(shí)引入了雙面供電與雙面信號(hào)互連的布局概念（如圖五），并實(shí)驗(yàn)展示了晶圓鍵合和翻轉(zhuǎn)（Bonding + Flipping）技術(shù)的可行性，也證明了FFET技術(shù)涉及的極致晶圓減薄和雙面光刻技術(shù)的可行性。

但是從技術(shù)思路來(lái)看，二者存在根本上的差異，現(xiàn)有的正面CFET加背部互連的方式仍然延續(xù)了晶圓鍵合的傳統(tǒng)三維集成方式，而FFET更傾向于等效利用晶圓的雙面集成空間，從而拓展了器件與互連集成布局的適用范圍，理論上具備了與平面集成方式一樣的技術(shù)迭代能力，等同于三維版的等比例縮小法則。

為此，芯思想特別聯(lián)系了北京大學(xué)集成電路學(xué)院黃如院士團(tuán)隊(duì)該工作的負(fù)責(zé)人吳恒研究員，對(duì)該工作進(jìn)行詳細(xì)解讀。

FFET工藝：化繁為簡(jiǎn)，從“倒裝”到“自對(duì)準(zhǔn)”

FFET技術(shù)的最大亮點(diǎn)之一在于其獨(dú)特的“雙面有源區(qū) + 倒裝 + 背靠背自對(duì)準(zhǔn)”設(shè)計(jì)。不同于CFET依賴復(fù)雜的晶圓正面層疊工藝，F(xiàn)FET通過(guò)在晶圓的正反兩面分別構(gòu)建N/P型晶體管，實(shí)現(xiàn)了雙面有源區(qū)的器件設(shè)計(jì)，其在結(jié)構(gòu)上具有高度的對(duì)稱性和互補(bǔ)性。

具體而言，如圖六，F(xiàn)FET的制造流程相對(duì)直觀簡(jiǎn)潔。首先，在晶圓正面構(gòu)建出FinFET器件后，將其與載片鍵合并翻轉(zhuǎn)。接著，做襯底減薄，直至完全去除襯底。隨后，通過(guò)自對(duì)準(zhǔn)的方式對(duì)STI氧化物進(jìn)行刻蝕，從而露出Fin結(jié)構(gòu)的背面并構(gòu)建背面的晶體管。

這種雙面自對(duì)準(zhǔn)堆疊的方法，可大幅降低對(duì)高精度設(shè)備的依賴，雙面獨(dú)立的器件制造也繞過(guò)了大深寬比工藝的開發(fā)，在保持高集成度的同時(shí)有效降低制造成本。吳恒研究員也特別指出（圖七），F(xiàn)FET并不是一種器件結(jié)構(gòu)技術(shù)，而是器件三維集成的新架構(gòu)。其不僅適用于Fin結(jié)構(gòu)的堆疊，還適用于下一代GAA納米片，具有很強(qiáng)的拓展性。

FFET互連：首倡雙面信號(hào)與供電，打破傳統(tǒng)的互連瓶頸

FFET技術(shù)的另一大亮點(diǎn)是其雙面互連設(shè)計(jì)，使得信號(hào)和電源布線都能在正反兩面進(jìn)行，從而大幅提升了電路的互連能力。作為三維集成技術(shù)的新概念，F(xiàn)FET不僅延續(xù)了CFET器件堆疊的密度優(yōu)勢(shì)，還突破了只能在單面布線的局限。不同于CFET只能在正面布置信號(hào)線、背面布置電源線的設(shè)計(jì)，F(xiàn)FET允許信號(hào)和電源線在正反兩面靈活布局。

這種雙面布局不僅提高了信號(hào)傳輸的效率，還為未來(lái)超大規(guī)模集成電路設(shè)計(jì)帶來(lái)了新的靈活性。雙面供電設(shè)計(jì)優(yōu)化了電源傳輸路徑，有效降低了寄生電容和電阻，使晶體管運(yùn)行更快、更節(jié)能。

FFET集成：從平面到三維，開拓超越物理極限的微縮路徑

在摩爾定律放緩的當(dāng)下，業(yè)界普遍借助設(shè)計(jì)工藝協(xié)同優(yōu)化（DTCO）所驅(qū)動(dòng)的“超微縮”概念來(lái)推動(dòng)尺寸微縮，如降低單元高度和寬度等。作為“超微縮”技術(shù)的最后一環(huán)，之前一般認(rèn)為CFET可實(shí)現(xiàn)3T單元高度（T為track，即金屬軌道）已接近微縮的盡頭。

FFET的提出，為未來(lái)的微縮帶來(lái)了新的方案。得益于雙面有源區(qū)和雙面互連設(shè)計(jì)，F(xiàn)FET中上下器件的集成變的更加緊湊，可推進(jìn)微縮至更小的2.5T的極限高度，從而大幅提升集成度。設(shè)計(jì)數(shù)據(jù)也顯示，F(xiàn)FET的雙面器件和互連布局使得SRAM的面積更小，比CFET的SRAM減少了12%，F(xiàn)FET在等功耗下頻率提升達(dá)21.5%。

FFET進(jìn)階F3D：開啟后摩爾時(shí)代集成芯片新路徑

FFET為先進(jìn)邏輯制程微縮提供了新方案，然而吳恒研究員還指出，其潛力卻不止如此。

FFET的衍生技術(shù)：倒裝三維集成技術(shù)——Flip
3D（F3D），則為未來(lái)多層堆疊和高性能計(jì)算提供了廣闊的應(yīng)用前景。F3D實(shí)現(xiàn)了在晶圓正反兩面堆疊功能單元，可突破單片三維集成（Monolithic 3D，M3D[11]）等傳統(tǒng)單面集成的限制。繼2024年6月于VLSI2024大會(huì)公布的進(jìn)展之后，在2024年10月的ICSICT2024[12]會(huì)議上，北京大學(xué)黃如院士團(tuán)隊(duì)正式公布了F3D技術(shù)。

傳統(tǒng)的M3D技術(shù)通過(guò)在單一晶圓表面堆疊多個(gè)器件層，依賴晶圓級(jí)鍵合或薄膜轉(zhuǎn)移工藝實(shí)現(xiàn)多功能集成。雖然M3D可以讓邏輯、存儲(chǔ)、傳感器等功能層垂直互連，但隨著器件縮小，M3D在高密度集成方面面臨諸多挑戰(zhàn)，如層間寄生、器件耦合、熱管理和互連帶寬等問(wèn)題。

得益于正反面獨(dú)立的制造工藝，F(xiàn)3D芯片的正面可以布置高性能計(jì)算單元，背面則用于高密度存儲(chǔ)單元。這種雙面電路功能設(shè)計(jì)還支持多種組合方式，如邏輯+存儲(chǔ)、存儲(chǔ)+存儲(chǔ)、邏輯+邏輯等，為高性能計(jì)算芯片提供了更多的集成可能性。更進(jìn)一步，因雙面功能的芯片設(shè)計(jì)，F(xiàn)3D技術(shù)還支持雙面混合鍵合。使得晶圓正反兩面進(jìn)行堆疊和互連變?yōu)榭赡?。這可以有效縮短芯片層間信號(hào)傳輸路徑，減少寄生電阻和電容，大幅提升數(shù)據(jù)傳輸速度和能效?？梢钥闯?，相比于M3D技術(shù)，F(xiàn)3D獨(dú)特的雙面布局更加靈活，可顯著降低信號(hào)延遲，在高速計(jì)算場(chǎng)景下展現(xiàn)出更優(yōu)的性能。

以城市規(guī)劃比喻集成電路的發(fā)展

吳恒研究員有個(gè)形象的比喻，從某種角度看，未來(lái)半導(dǎo)體技術(shù)的發(fā)展堪比人類城市建設(shè)的宏偉藍(lán)圖。

如果將集成電路比作城市，早期的晶體管技術(shù)類似于傳統(tǒng)的平面布局，所有建筑都位于同一層面。隨著技術(shù)進(jìn)步，GAA和FinFET等三維結(jié)構(gòu)的出現(xiàn)猶如城市建筑向高層發(fā)展，利用垂直3D空間增加了容納量。然而，僅依靠單個(gè)高層建筑仍不足以緩解“城市”中的“交通”壓力，也無(wú)法支持更大的“人口”需求。FFET則像是“雙面城市”，不僅將“建筑”布局在地上，還在地下設(shè)立了不同的功能區(qū)，形成了真正的三維結(jié)構(gòu)。F3D更是將這一概念拓展到“垂直城市”，使得城市效率大幅提升。這樣，有限的空間被充分利用，“城市”的整體效率得以大幅提升，為未來(lái)的發(fā)展提供了堅(jiān)實(shí)基礎(chǔ)。

在這個(gè)類比中，F(xiàn)FET和F3D技術(shù)為未來(lái)的集成電路提供了如同現(xiàn)代城市規(guī)劃的“立體藍(lán)圖”，使得芯片在有限的空間內(nèi)能夠承載更多的功能和算力。這種從二維到三維的集成演進(jìn)新方法，有望為未來(lái)超大規(guī)模集成電路提供更有力的技術(shù)支持。

結(jié)語(yǔ)：FFET與F3D技術(shù)引領(lǐng)三維集成電路新方向

在當(dāng)前摩爾定律放緩的背景下，F(xiàn)FET技術(shù)憑借雙面有源區(qū)和雙面互連架構(gòu)，首次提出晶圓雙面集成的新概念，為半導(dǎo)體行業(yè)帶來(lái)了的新思考和解決方案。這一技術(shù)可極大地提升芯片集成度和互連性能。FFET進(jìn)一步發(fā)展出的F3D技術(shù)則通過(guò)雙面多層堆疊，將三維集成的極限再次推進(jìn)，具有更廣闊的應(yīng)用前景。

FFET和F3D的出現(xiàn)不僅為高性能計(jì)算和大數(shù)據(jù)處理提供了新方向，也側(cè)面印證了集成電路從平面到三維的演進(jìn)趨勢(shì)。未來(lái)，隨著三維集成技術(shù)的不斷成熟，我們有理由期待FFET和F3D技術(shù)成為新一代集成電路的中堅(jiān)力量，推動(dòng)半導(dǎo)體產(chǎn)業(yè)進(jìn)入更加靈活和立體的新時(shí)代。

參考文獻(xiàn)：

[1] H. Lu et al., “First Experimental
Demonstration of Self-Aligned Flip FET (FFET): A Breakthrough Stacked
Transistor Technology with 2.5T Design, Dual-Side Active and Interconnects,” in?2024 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and
Circuits), Honolulu, HI, USA: IEEE, Jun. 2024, pp. 1–2. doi:
10.1109/VLSITechnologyandCir46783.2024.10631460.

[2] S.-Y. Wu et
al., “A 3nm CMOS FinFlexTM Platform Technology with Enhanced Power
Efficiency and Performance for Mobile SoC and High Performance Computing
Applications”, in?2022 International Electron Devices Meeting (IEDM),?San Francisco, CA, USA,?DOI: 10.1109/IEDM45625.2022.10019498.

[3] G. Bae et
al., “3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power
and High Performance Applications,” in 2018 IEEE International Electron
Devices Meeting (IEDM), San Francisco, CA: IEEE, Dec. 2018, p.
28.7.1-28.7.4. doi: 10.1109/IEDM.2018.8614629.

[4] Y. Tian et
al., “New Self-Aligned Silicon Nanowire Transistors on Bulk Substrate
Fabricated by Epi-Free Compatible CMOS Technology: Process Integration,
Experimental Characterization of Carrier Transport and Low Frequency noise,” in2007 IEEE International Electron Devices Meeting, Washington, DC, USA:
IEEE, 2007, pp. 895–898. doi: 10.1109/IEDM.2007.4419094.

[5] S. Zhang,
R. Han, X. Lin, X. Wu, and M. Chan, “A Stacked CMOS Technology on SOI
Substrate,” IEEE Electron Device Lett., vol. 25, no. 9, Art. no. 9, Sep.
2004, doi: 10.1109/LED.2004.834735.

[6] X. Wu, P.
C. H. Chan, S. Zhang, C. Feng, and M. Chan, “A three-dimensional stacked
fin-CMOS technology for high-density ULSI circuits”,?IEEE Transactions on Electron Devices ( Volume: 52, Issue: 9, September 2005)?, DOI: 10.1109/TED.2005.854267.

[7] P. Batude et
al., “Advances in 3D CMOS sequential integration,” in 2009 IEEE
International Electron Devices Meeting (IEDM), Baltimore, MD, USA: IEEE,
Dec. 2009, pp. 1–4. doi: 10.1109/IEDM.2009.5424352.

[8] J.
Ryckaert et al., “The Complementary FET (CFET) for CMOS scaling beyond
N3,” in 2018 IEEE Symposium on VLSI Technology, Jun. 2018, pp. 141–142.
doi: 10.1109/VLSIT.2018.8510618.

[9] S. Lee et
al., “Breakthrough Design Technology Co-optimization using BSPDN and
Standard Cell Variants for Maximizing Block-level PPA,” in 2023 IEEE
Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits),
Kyoto, Japan: IEEE, Jun. 2023, pp. 1–2. doi:
10.23919/VLSITechnologyandCir57934.2023.10185417.

[10] S. Liao et
al., “First Demonstration of Monolithic CFET Inverter at 48nm Gate Pitch
Toward Future Logic Technology Scaling,” to be presented at the 2024
International Electron Devices Meeting (IEDM).

[11] M. M. S.
Aly et al., “Energy-Efficient Abundant-Data Computing: The N3XT 1,000×”, in Computer ( Volume: 48, Issue: 12, December 2015), DOI: 10.1109/MC.2015.376.

[12] H. Wu et
al., “Flip 3D (F3D): A Novel 3D Integration Technology with Dual-side
Integration Capabilities,” 2024 IEEE 17th Int. Conf. Solid-State Integr.
Circuit Technol..

[13] url: https://space.bilibili.com/3546639490878157