SK海力士HBM4曝光：5nm工藝，功耗大降30%

SK海力士計(jì)劃明年量產(chǎn)的HBM4（第6代高帶寬存儲(chǔ)器）正在陸續(xù)揭曉。SK海力士計(jì)劃將HBM DRAM新產(chǎn)品的供應(yīng)周期從2年加快至1年，并與臺(tái)積電合作，以應(yīng)對(duì)人工智能（AI）行業(yè)增長(zhǎng)導(dǎo)致的需求激增而對(duì)客戶定制的HBM需求。

據(jù)半導(dǎo)體行業(yè)消息，SK海力士最早將于2025年完成HBM4的開發(fā)，并開始量產(chǎn)。5月13日，SK海力士HBM先進(jìn)技術(shù)團(tuán)隊(duì)（TL）負(fù)責(zé)人Kim Kwi-wook在首爾廣津區(qū)華克山莊首爾舉行的“International Memory Workshop （IMW） 2024”活動(dòng)上公布了路線圖，他說：“我們每?jī)赡觊_發(fā)一次HBM DRAM產(chǎn)品，但由于最近的技術(shù)進(jìn)步，這個(gè)周期已經(jīng)加快了大約一年。

與2014年第一代產(chǎn)品發(fā)布后每2年更換一次的第1~5代高帶寬內(nèi)存不同，第6代（HBM4）和第7代（HBM4E）高帶寬內(nèi)存預(yù)計(jì)將分別在2025年和2026年完成技術(shù)開發(fā)和量產(chǎn)。

與其前身HBM3E相比，HBM4有望將帶寬提高1.4倍，集成度提高1.3倍，電源效率提高30%。今年3月，SK海力士出席了NVIDIA半導(dǎo)體大會(huì)“GTC 2024”，并宣布HBM4將通過堆疊16層，將數(shù)據(jù)處理能力從24~36GB（GB）提高到每芯片48GB，這與現(xiàn)有的HBM不同，HBM將DRAM芯片從8層堆疊到12層，DRAM芯片預(yù)計(jì)將采用與其前身相同的1bnm（10nm級(jí)）DRAM。

作為16層堆疊DRAM芯片的技術(shù)，將采用“高級(jí)MR-MUF”方法，而不是直接將芯片和芯片結(jié)合在一起的“混合鍵合”。Kim解釋了原因，他說：“在HBM大規(guī)模生產(chǎn)過程中應(yīng)用混合鍵合仍然存在良率問題。

為了利用混合鍵合技術(shù)將芯片直接粘合在一起，必須首先解決△保持粘接層（接縫部分）的平整度、△提高粘接強(qiáng)度、△在納米尺度上控制顆粒等技術(shù)難題。

業(yè)界都在關(guān)注 SK 海力士公告中HBM 電源效率的提升。一般來說，當(dāng)半導(dǎo)體的性能提高時(shí)，功耗也會(huì)增加。傳統(tǒng)觀點(diǎn)認(rèn)為，要降低功耗，必須以生產(chǎn)工藝的改進(jìn)為支撐。

臺(tái)積電已同意與SK海力士合作進(jìn)行HBM4的量產(chǎn)。臺(tái)積電近日在荷蘭阿姆斯特丹召開臺(tái)積電歐洲技術(shù)研討會(huì)，宣布將采用12FFC+（12nm工藝）和N5（5nm工藝）生產(chǎn)SK海力士的HBM4基礎(chǔ)芯片。業(yè)界曾預(yù)測(cè) 7nm 工藝將應(yīng)用于 HBM4 基礎(chǔ)芯片的生產(chǎn)，但兩家公司決定采用更精細(xì)的工藝。

基礎(chǔ)芯片是安裝在DRAM芯片（核心芯片）底部的關(guān)鍵組件，通過與處理單元（邏輯芯片）協(xié)調(diào)各種計(jì)算來控制HBM。該基礎(chǔ)芯片消耗的功率約為 HBM DRAM 總功率的 40%，通過改進(jìn)這一點(diǎn)，HBM4 的功耗與其前代產(chǎn)品相比可降低 30%。

“臺(tái)積電的 12nm 工藝非常適合 HBM4 的量產(chǎn)，”臺(tái)積電的一位高管在活動(dòng)中解釋說，“允許內(nèi)存公司配置帶寬超過 2 TB 的 12 層堆疊或 16 層堆疊 HBM DRAM。

同時(shí)，他表示，“我們正在與主要內(nèi)存供應(yīng)商合作，形成HBM4生態(tài)系統(tǒng)”，這表明不僅與SK海力士合作，還與三星電子和美光合作，大規(guī)模生產(chǎn)AI內(nèi)存。

SK海力士將其自制基礎(chǔ)模具轉(zhuǎn)移到臺(tái)積電的代工工藝的另一個(gè)原因是客戶對(duì)定制HBM的需求。與根據(jù)半導(dǎo)體標(biāo)準(zhǔn) （JEDEC） 制造和供應(yīng)的傳統(tǒng) DRAM 不同，HBM 正在迅速增加客戶定制的需求，以匹配公司的加工設(shè)備和半導(dǎo)體設(shè)計(jì)。兩家公司計(jì)劃在基礎(chǔ)芯片中增加系統(tǒng)半導(dǎo)體中使用的各種功能，以滿足客戶需求。

此外，臺(tái)積電宣布將把處理單元和12層HBM芯片整合到一個(gè)AI芯片中，將其尖端封裝技術(shù)“CoWoS”（Chip-on-Wafer-on-Substrate）升級(jí)為“CoWoS-L”和“CoWoS-R”。當(dāng)該技術(shù)商業(yè)化后，搭載HBM4的下一代AI半導(dǎo)體的數(shù)據(jù)處理能力有望達(dá)到每顆芯片576GB。

三星電子還計(jì)劃將其HBM開發(fā)團(tuán)隊(duì)進(jìn)行雙重化，以加快新產(chǎn)品的開發(fā)并升級(jí)先進(jìn)封裝技術(shù)以對(duì)抗聯(lián)盟。為了增強(qiáng) HBM 的競(jìng)爭(zhēng)力，三星電子決定 HBM3E 由之前負(fù)責(zé) HBM 開發(fā)的“DRAM 設(shè)計(jì)團(tuán)隊(duì)”負(fù)責(zé)，HBM4 將由新成立的“HBM 開發(fā)團(tuán)隊(duì)”負(fù)責(zé)。尖端封裝技術(shù)“I-Cube”也有望在6月在美國(guó)硅谷舉行的“三星晶圓代工論壇（SFF）2024”上公布其未來發(fā)展計(jì)劃。