半導體大廠萬億晶體管技術(shù)路線曝光，1nm芯片2030年完成？

在近日舉辦的IEEE國際電子元件會議（IEDM）上，臺積電分享了一個包含1萬億晶體管的芯片封裝路線。據(jù)悉，這或成為行業(yè)2030年以后發(fā)展的一個主流趨勢。

圖片來源：臺積電

按照上圖所示，臺積電2023年正在推進3nm級別的N3系列工藝，下一步就是在2025-2027年間鋪開2nm級別的N2系列工藝N2、N2P等，將在單顆芯片內(nèi)集成超過1000億個晶體管，單個封裝內(nèi)則能做到超過5000億個。后續(xù)便是2027年的1.4nm級A14以及2030年完成的1nm級A10制造工藝。

據(jù)悉1nm A10工藝節(jié)點將在單顆芯片內(nèi)集成超過2000億個晶體管，單個封裝內(nèi)則超過1萬億個，相比N2工藝翻一倍。值得注意的是，Intel此前也表示，2030年要做到單個封裝1萬億個晶體管。

業(yè)界情況看，目前最復雜的單芯片是NVIDIA GH100，晶體管達800億個。多芯片封裝方面處于領(lǐng)先地位的是各種GPU計算芯片，Intel Ponte Vecchio GPU Max超過1000億個晶體管，AMD Instinct MI300A、MI300X分別有1460億個、1530億個晶體管。

一直以來，摩爾定律的進步始終驅(qū)動著半導體行業(yè)的發(fā)展，但近年來，受限于材料本身的物理特性，制造設(shè)備和工藝、架構(gòu)的瓶頸，摩爾定律的適用性不斷受到質(zhì)疑。當代在人工智能、大數(shù)據(jù)、新能源汽車等需求推動下，市場對于高性能芯片需求更為迫切。臺積電表示，將能夠在未來五到六年內(nèi)在性能、功耗和晶體管密度方面提升其生產(chǎn)節(jié)點，會陸續(xù)推出2nm、1.4nm和1nm節(jié)點。

據(jù)臺積電稱，這種趨勢將持續(xù)下去，幾年后，我們將看到由超過1萬億個晶體管組成的多芯片解決方案。但與此同時，單片芯片將繼續(xù)變得復雜，根據(jù)臺積電在IEDM上的演講，我們將看到擁有多達2000億個晶體管的單片處理器。臺積電及其客戶必須同步開發(fā)邏輯技術(shù)和封裝技術(shù)，前者為后者提供密度改進，這就是臺積電將生產(chǎn)節(jié)點的演變和封裝技術(shù)都包含在同一張幻燈片上的原因。