Verilog RTL 編碼實(shí)踐

課程簡(jiǎn)介：

Verilog RTL 編程實(shí)踐最大的特點(diǎn)是工程實(shí)踐和代碼分析，適合數(shù)字集成電路設(shè)計(jì)人員學(xué)習(xí)，已達(dá)到快速掌握Verilog芯片設(shè)計(jì)語言，熟悉邏輯仿真和邏輯綜合技術(shù)的目的。該課程主要講授數(shù)字集成電路設(shè)計(jì)中常用的理論和技能，以及芯片設(shè)計(jì)中常遇到的仿真和綜合方法。該課程包含多個(gè)典型的數(shù)字電路設(shè)計(jì)實(shí)例：計(jì)數(shù)器，存儲(chǔ)器，狀態(tài)機(jī)，F(xiàn)IFO，串并轉(zhuǎn)換器等，尤其是數(shù)字電路設(shè)計(jì)中PLL設(shè)計(jì)應(yīng)用，時(shí)序仿真中的延遲反標(biāo)，可測(cè)試性設(shè)計(jì)以及功能仿真等實(shí)用技術(shù)。

該課程重點(diǎn)在于提高數(shù)字芯片設(shè)計(jì)的工程實(shí)踐能力，全面掌握Verilog設(shè)計(jì)數(shù)字電路的設(shè)計(jì)方法。學(xué)習(xí)完該課程可以勝任數(shù)字集成電路設(shè)計(jì)工程師的職位。