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這些年來，臺(tái)積電和三星這兩位老對(duì)手一直在芯片工藝制程方面你追我趕，都想搶占 3nm 芯片的市場高地。 但可惜的是，這次他們似乎不約而同的困在了“瓶頸期”。
近日，據(jù)外媒報(bào)道，臺(tái)積電和三星在 3nm 制程工藝方面的研發(fā)均遇到了挑戰(zhàn)，陷入了不同的關(guān)鍵技術(shù)難題，研發(fā)進(jìn)度也不得不推遲。
3nm 成為競爭關(guān)鍵點(diǎn) 據(jù)臺(tái)積電 CEO 魏哲家此前透露，臺(tái)積電的 3nm 工藝仍將采用成熟的鰭式場效應(yīng)晶體管技術(shù)（FinFET）。而三星卻打算另辟蹊徑，將采用環(huán)繞柵極晶體管技術(shù)（GAA）進(jìn)行 3nm 工藝制程的研發(fā)，3nm 儼然已經(jīng)成為兩者決勝的主戰(zhàn)場。
那么，他們?yōu)槭裁匆x擇 3nm 一決勝負(fù)？還需要從去年說起。 2019 年，三星 7nm EUV 技術(shù)得到了改善，隨后借此壓低價(jià)格，搶走了原屬于臺(tái)積電的部分訂單和客戶（包括英偉達(dá)和 IBM）。盡管如此，三星還是無法在 7nm 上超越臺(tái)積電。
無奈之下，三星只能將目光放在下一代先進(jìn)制程。但是，它選擇的卻不是 5nm。 原因也不難分析，臺(tái)積電從去年中上旬開始大批量產(chǎn) 5nm 芯片，而三星在去年中旬才完成韓國華城 5nm 生產(chǎn)工廠 V1 的建設(shè)工作，目前尚未實(shí)現(xiàn)大規(guī)模生產(chǎn)。
由此可以看出，三星在 5nm 進(jìn)度上暫時(shí)落后臺(tái)積電一些，并且三星還將錯(cuò)過首批 5nm 工藝的芯片訂單大潮，損失巨大。 因此，目前臺(tái)積電在各方面都位于制高點(diǎn)，步步落后的三星只能寄希望于下個(gè)制程工藝——3nm。 三星憑什么“彎道超車”？ 5nm 之爭中落后的三星竟然有底氣在 3nm 戰(zhàn)場中超越臺(tái)積電，原來早已準(zhǔn)備好了“殺手锏“。
此前，三星曾宣稱 3nm 工藝時(shí)代不再使用 FinFET 晶體管，而是使用全新的晶體管結(jié)構(gòu)——GAA（Gate-All-Around 環(huán)繞柵極）晶體管，通過使用納米片設(shè)備制造出了 MBCFET（Multi-Bridge-Channel FET，多橋 - 通道場效應(yīng)管），該技術(shù)可以顯著增強(qiáng)晶體管性能，主要取代 FinFET 晶體管技術(shù)。
現(xiàn)在，各廠商的芯片先進(jìn)制程大多采用立體結(jié)構(gòu)，也就是鰭式場效應(yīng)晶體管技術(shù)（FinFET）。該結(jié)構(gòu)的通道是豎立的，被閘級(jí)重重包圍，看起來形狀很像魚的鰭部。并且該結(jié)構(gòu)可以在閘極偏壓時(shí)有效調(diào)控通道電位，開關(guān)特性也因此得到改良。 但是，F(xiàn)inFET 在經(jīng)歷 7nm 后，深寬比(aspectratio)不斷拉高，已經(jīng)讓前段制程逼近物理極限。如果再繼續(xù)用 FinFET 技術(shù)進(jìn)行微縮，芯片的內(nèi)部結(jié)構(gòu)會(huì)出現(xiàn)一些問題，并且電性的有效提升效果很可能大不如前。
為了解決上述問題，環(huán)繞柵極晶體管技術(shù)（GAA）才由此誕生。GAA 調(diào)整了晶體管的尺寸，以確保柵極也位于通道下方，而不僅僅在頂部和側(cè)面。這允許 GAA 設(shè)計(jì)垂直堆疊晶體管，而不是橫向堆疊晶體管。據(jù)悉，GAA 架構(gòu)可更精準(zhǔn)地控制信道電流，同時(shí)還能縮小芯片面積、降低耗電量。 根據(jù)三星給出的數(shù)據(jù)，下一代 GAA 晶體管可以提高 30%性能、減少 45%面積、降低 50%的能耗，堪稱三星決勝 3nm 的殺手锏。
決勝 3nm 面臨的挑戰(zhàn) 對(duì)于芯片來說，縮小制程會(huì)讓晶體管柵極變窄，可以大大降低功耗，但同時(shí)也會(huì)成倍增加集成難度和研發(fā)成本。
3nm 是一個(gè)逼近物理極限的節(jié)點(diǎn)，將芯片制程微縮至 3nm 以下后，如何讓芯片內(nèi)部信號(hào)有效傳遞是一大關(guān)鍵；設(shè)計(jì)完成后，如何確保驗(yàn)證和仿真流程的時(shí)間成本不會(huì)大幅增加，也是芯片設(shè)計(jì)的一大挑戰(zhàn)；此外，在做出更小的線寬線距之后，量產(chǎn)和良率拉抬也是非常困難的事。以上問題都需要制程技術(shù)的不斷優(yōu)化，3nm 以后可能會(huì)出現(xiàn)多種新型互連技術(shù)，用以解決上述問題。
與此同時(shí)，芯片制程工藝縮小到 3nm 后，所采用的新型晶體管也是新的挑戰(zhàn)。進(jìn)入 3nm 時(shí)代后，意味著電子元器件將開始更新?lián)Q代，代工廠也將對(duì)新型晶體管展開大幅度投入。盡管目前三星、英特爾等巨頭都將 GAA 納入計(jì)算范圍，但是想要在在 3nm 初期階段就采用新型晶體管，還需要考慮市場能否接納這種大批量的更新?lián)Q代。
不止是新型晶體管，甚至原材料也將發(fā)生劇變。 此前，臺(tái)積電曾表示，在材料方面，III-V 族材料可以提升晶體管的速度，也有可能會(huì)代替?zhèn)鹘y(tǒng)的硅作為晶體管的通道材料。并且據(jù)相關(guān)報(bào)道稱，III-V 化合物還可以取代 FinFET 上的硅鰭片。這是因?yàn)?III-V 族化合物半導(dǎo)體沒有明顯的物理缺陷，而且跟目前的硅芯片工藝相似，很多現(xiàn)有的技術(shù)都可以應(yīng)用到新材料上。此外，GAA 工藝還需要導(dǎo)入新材料 InAsGe nanowire and Siliconnanowire，這會(huì)導(dǎo)致制程技術(shù)難度大大增加，尤其是在蝕刻部分。
與以上內(nèi)容相比，設(shè)備上的挑戰(zhàn)似乎看起來就沒那么難了，但也不容忽視。 當(dāng)芯片工藝進(jìn)入 3nm 后，與之相關(guān)的 EUV 技術(shù)也將隨之改變。
據(jù)悉，3nm EUV 也許會(huì)采用多重曝光的方式，或?qū)⒎譃槿齻€(gè)方向：第一、把單次曝光的工程系數(shù)維持為 0.29；第二、聯(lián)合兩次曝光（LELE 技術(shù)）和把工程系數(shù)改為 0.39 的曝光技術(shù)；第三、利用三次曝光（LELELE）技術(shù)），EUV 曝光設(shè)備（EUV scanner）需要再次改良。因此，EUV 曝光技術(shù)的研發(fā)必不可少。 與此同時(shí)，當(dāng)前 EUV 的產(chǎn)業(yè)鏈也不夠完善，而 Pellicle 薄膜、EUV 掩膜、光源功率以及檢測掩膜的缺陷等都將影響 EUV 技術(shù)在先進(jìn)工藝上的使用。 編輯寄語： 在科技行業(yè)，得芯片者，得“天下”。先進(jìn)制程競爭的背后，更是各大芯片公司之間的競爭。
盡管三星聲稱將在 3nm 超越臺(tái)積電，但是實(shí)際情況如何還需靜候局勢發(fā)展。臺(tái)積電 2021 年計(jì)劃拿下 ASML 超過三分之一的供貨，EUV 光刻機(jī)臺(tái)數(shù)預(yù)計(jì)將達(dá) 55 臺(tái)，而三星 2021 年計(jì)劃購入的 EUV 光刻機(jī)還不到 25 臺(tái)。
因此，從初步產(chǎn)量上來說，三星想要反超臺(tái)積電還是有一定難度。但是三星壕擲 7900 億元用于彌補(bǔ)此差距后，勝負(fù)依然難料。 并且 3nm 也不是先進(jìn)制程的終點(diǎn)，臺(tái)積電對(duì)于下一步的 2nm 工藝制程也早有部署。據(jù)報(bào)道，臺(tái)積電計(jì)劃采用多橋通道場效應(yīng)晶體管技術(shù)（MBCFET）用于 2nm 工藝。 道高一尺，魔高一丈。想要真正實(shí)現(xiàn)“彎道超車”，三星還需經(jīng)歷多重挑戰(zhàn)。
