MOS管驅(qū)動原理圖

下圖為 MOS 驅(qū)動電路的電路圖。驅(qū)動電路采用 Totem 輸出結(jié)構(gòu)設(shè)計，上拉驅(qū)動管為 NMOS 管 N4、晶體管 Q1 和 PMOS 管 P5。下拉驅(qū)動管為 NMOS 管 N5。圖中 CL 為負載電容，Cpar 為 B 點的寄生電容。虛線框內(nèi)的電路為自舉升壓電路。

驅(qū)動電路的設(shè)計思想是利用自舉升壓結(jié)構(gòu)將上拉驅(qū)動管 N4 的柵極（B 點）電位抬升，使得 UB>VDD+VTH ，則 NMOS 管 N4 工作在線性區(qū)，使得 VDSN4 大大減小，最終可以實現(xiàn)驅(qū)動輸出高電平達到 VDD。而在輸出低電平時，下拉驅(qū)動管本身就工作在線性區(qū)，可以保證輸出低電平位 GND。因此無需增加自舉電路也能達到設(shè)計要求。

考慮到此驅(qū)動電路應(yīng)用于升壓型 DC－DC 轉(zhuǎn)換器的開關(guān)管驅(qū)動，負載電容 CL 很大，一般能達到幾十皮法，還需要進一步增加輸出電流能力，因此增加了晶體管 Q1 作為上拉驅(qū)動管。這樣在輸入端由高電平變?yōu)榈碗娖綍r，Q1 導(dǎo)通，由 N4、Q1 同時提供電流，OUT 端電位迅速上升，當(dāng) OUT 端電位上升到 VDD－VBE 時，Q1 截止，N4 繼續(xù)提供電流對負載電容充電，直到 OUT 端電壓達到 VDD。

在 OUT 端為高電平期間，A 點電位會由于電容 Cboot 上的電荷泄漏等原因而下降。這會使得 B 點電位下降，N4 的導(dǎo)通性下降。同時由于同樣的原因，OUT 端電位也會有所下降，使輸出高平不能保持在 VDD。為了防止這種現(xiàn)象的出現(xiàn)，又增加了 PMOS 管 P5 作為上拉驅(qū)動管，用來補充 OUT 端 CL 的泄漏電荷，維持 OUT 端在整個導(dǎo)通周期內(nèi)為高電平。

驅(qū)動電路上升沿分為了三個部分，分別對應(yīng)三個上拉驅(qū)動管起主導(dǎo)作用的時期。1 階段為 Q1、N4 共同作用，輸出電壓迅速抬升，2 階段為 N4 起主導(dǎo)作，使輸出電平達到 VDD，3 階段為 P5 起主導(dǎo)作用，維持輸出高電平為 VDD。而且還可以縮短上升時間，下降時間滿足工作頻率在兆赫茲級以上的要求。

Cboot 的最小值可以按照以下方法確定。在預(yù)充電周期內(nèi)，電容 Cboot 上的電荷為 VDDCboot 。

在 A 點的寄生電容（計為 CA）上的電荷為 VDDCA。因此在預(yù)充電周期內(nèi)，A 點的總電荷為 Q_{A1}=V_{DD}C_{boot}+V_{DD}C_{A}

B 點電位為 GND，因此在 B 點的寄生電容 Cpar 上的電荷為 0。

在自舉升壓周期，為了使 OUT 端電壓達到 VDD，B 點電位最低為 VB＝VDD+Vthn。因此在 B 點的寄生電容 Cpar 上的電荷為 Q_{B}=(V_{DD}+V_{thn})Cpar

忽略 MOS 管 P4 源漏兩端壓降，此時 Cboot 上的電荷為 VthnCboot ，A 點寄生電容 CA 的電荷為（VDD+Vthn）CA。A 點的總電荷為 QA2=V_{thn}C_{BOOT}+(V_{DD}+V_{thn})C_{A}

同時根據(jù)電荷守恒又有：Q_{B}=Q_{A}-Q_{A2}

綜合上面等式可得：C_{boot}=frac{V_{DD}+V_{thn}}{v_{DD}-v_{thn}}Cpar+frac{v_{thn}}{v_{DD}-v_{thn}}C_{A}=frac{V_{B}}{v_{DD}-v_{thn}}Cpar+frac{V_{thn}}{v_{DD}-v_{thn}}C_{A}

從上式中可以看出，Cboot 隨輸入電壓變小而變大，并且隨 B 點電壓 VB 變大而變大。而 B 點電壓直接影響 N4 的導(dǎo)通電阻，也就影響驅(qū)動電路的上升時間。因此在實際設(shè)計時，Cboot 的取值要大于上式的計算結(jié)果，這樣可以提高 B 點電壓，降低 N4 導(dǎo)通電阻，減小驅(qū)動電路的上升時間。

將上式重新整理后得：V_{B}=({V_{DD}-V_{thn})frac{C_{boot}}{Cpar}-V_{thn}frac{C_{A}}{Cpar}

從整理后可以看出在自舉升壓周期內(nèi)， A、B 兩點的寄生電容使得 B 點電位降低。在實際設(shè)計時為了得到合適的 B 點電位，除了增加 Cboot 大小外，要盡量減小 A、B 兩點的寄生電容。在設(shè)計時，預(yù)充電 PMOS 管 P2 的尺寸盡可能的取小，以減小寄生電容 CA。而對于 B 點的寄生電容 Cpar 來說，主要是上拉驅(qū)動管 N4 的柵極寄生電容，MOS 管 P4、N3 的源漏極寄生電容只占一小部分。我們在前面的分析中忽略了 P4 的源漏電壓，因此設(shè)計時就要盡量的加大 P4 的寬長比，使其在自舉升壓周期內(nèi)的源漏電壓很小可以忽略。但是 P4 的尺寸以不能太大，要保證 P4 的源極寄生電容遠遠小于上拉驅(qū)動管 N4 的柵極寄生電容。