數(shù)字芯片設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)分享（第三部分）： 將ASIC IP核移植到FPGA上

作者：Philipp Jacobsohn，SmartDV首席應(yīng)用工程師

Sunil Kumar，SmartDV FPGA設(shè)計(jì)總監(jiān)

本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述了在FPGA上使用IP核來開發(fā)ASIC原型項(xiàng)目時，必須認(rèn)真考慮的一些問題。文章從介紹使用預(yù)先定制功能即IP核的必要性開始，通過闡述開發(fā)ASIC原型設(shè)計(jì)時需要考慮到的IP核相關(guān)因素，用八個重要主題詳細(xì)分享了利用ASIC IP來在FPGA上開發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時需要考量的因素。

在上篇文章中，我們分享了第二到第四主題，介紹了使用FPGA進(jìn)行原型設(shè)計(jì)時需要立即想到哪些基本概念、在將專為ASIC技術(shù)而設(shè)計(jì)的IP核移植到FPGA架構(gòu)上時通常會遇到的困難，以及為了支持基于FPGA的原型，通常會對ASIC IP核進(jìn)行的一些更改。本篇文章是SmartDV數(shù)字芯片設(shè)計(jì)經(jīng)驗(yàn)分享系列文章的第三篇，將繼續(xù)分享第五、第六主題，包括確保在FPGA上實(shí)現(xiàn)所需的性能和時鐘兩個方面的考量因素。

作為全球領(lǐng)先的驗(yàn)證解決方案和設(shè)計(jì)IP提供商，SmartDV的產(chǎn)品研發(fā)及工程應(yīng)用團(tuán)隊(duì)具有豐富的設(shè)計(jì)和驗(yàn)證經(jīng)驗(yàn)。在國產(chǎn)大容量FPGA芯片和IP新品不斷面市，國內(nèi)RISC-V CPU等IP提供商不斷發(fā)展壯大的今天，SmartDV及其中國全資子公司“智權(quán)半導(dǎo)體”愿意與國內(nèi)FPGA芯片開發(fā)商、RISC-V IP和其他IP提供商、集成電路設(shè)計(jì)中心（ICC）合作，共同為國內(nèi)數(shù)字芯片設(shè)計(jì)公司開發(fā)基于本地FPGA的驗(yàn)證與設(shè)計(jì)平臺等創(chuàng)新技術(shù)與產(chǎn)品。

主題5：我們?nèi)绾未_保在FPGA上實(shí)現(xiàn)所需的性能?

當(dāng)已經(jīng)在ASIC上實(shí)現(xiàn)的IP核被移植到FPGA中時，解決性能問題至關(guān)重要。在具有高時鐘頻率的ASIC上運(yùn)行的電路，在原型上可能必須進(jìn)行調(diào)整，以達(dá)到運(yùn)行所需的時鐘頻率。甚至可能需要以較低的時鐘頻率或降低復(fù)雜性來運(yùn)行電路。這里以PCIe接口為例，這樣的接口在物理上是用ASIC中的幾個通道（lane）來實(shí)現(xiàn)的，但在FPGA中可能必須限制為單個通道。

另一種解決方案是使用被稱為“降速橋（speed bridge）”的電路。這種電路能夠降低以高時鐘速度輸入數(shù)據(jù)流的頻率，然后饋送至FPGA中以較低時鐘速度運(yùn)行的IP核進(jìn)行讀取。這時在IP核的輸出端需要另一個電路，因?yàn)檩敵鰯?shù)據(jù)流必須重新相應(yīng)地提高時鐘。否則，輸入和輸出的數(shù)據(jù)將不會與電路設(shè)計(jì)的其余部分同步。

這樣的解決方案在技術(shù)上非常復(fù)雜，并且通常只在硬件模擬器或?qū)Ｓ肁SIC原型設(shè)計(jì)平臺中提供。兩者的成本都是極高的，因此遵循前面描述的電路改變路徑通常更有意義：實(shí)現(xiàn)適合FPGA的IP核，例如使用單通道PCI接口而不是在ASIC中通常使用的四通道。當(dāng)然，這意味著IP核制造商在將ASIC的功能移植到FPGA的目標(biāo)架構(gòu)上時需要付出額外的努力；但結(jié)果是，F(xiàn)PGA的復(fù)雜性和資源占用程度都降低了，并且可以期望實(shí)現(xiàn)更高的時鐘頻率。

通常還需要使RTL代碼適應(yīng)FPGA特定的結(jié)構(gòu)。相關(guān)的例子有乘法器、移位寄存器和存儲器。FPGA具有所謂的“硬宏（hard macro）”，可以有效地實(shí)現(xiàn)復(fù)雜的電路。如果去構(gòu)造一個由邏輯單元和寄存器組合而成的功能等效電路，而不是提供硬連線乘法器，這將導(dǎo)致一種帶有許多“邏輯級別”上的實(shí)現(xiàn)，并且只能在FPGA上低效地映射。這反過來又導(dǎo)致可實(shí)現(xiàn)的時鐘頻率大大降低。ASIC是不會提供這種預(yù)先定義結(jié)構(gòu)，因此必須調(diào)整RTL代碼以使FPGA邏輯綜合工具有機(jī)會去識別將要實(shí)現(xiàn)的功能。否則，有關(guān)該函數(shù)標(biāo)識的信息（例如，乘法器、移位寄存器或存儲器）可能會丟失。

同樣，重要的是要確保主IP輸入和輸出的時鐘是干凈的。這是確保通過使用FPGA上提供的寄存器對物理輸入和輸出進(jìn)行尋址的唯一方法。如果做不到這一點(diǎn)，它就不太可能滿足時鐘到輸出規(guī)則的時序（tCO約束）要求。使用寄存的輸入和輸出通常是一種良好的設(shè)計(jì)實(shí)踐，但必須注意要確保引入了良好電路設(shè)計(jì)這一要求。

圖4：對于可靠的器件運(yùn)行，諸如遵循時鐘域交叉規(guī)則等良好的設(shè)計(jì)實(shí)踐至關(guān)重要。

良好的設(shè)計(jì)實(shí)踐是至關(guān)重要的。遵循時鐘域交叉規(guī)則（CDC）可以支持可靠的器件運(yùn)行，并避免發(fā)生時序違規(guī)。作為IP核的制造商，您有義務(wù)根據(jù)電路實(shí)現(xiàn)的通用規(guī)則開發(fā)您的產(chǎn)品。在具有一個以上時鐘域的電路中，應(yīng)特別注意避免亞穩(wěn)態(tài)（metastable state）。從一個時鐘域干干凈凈地過渡到另一個時鐘域至關(guān)重要。為了實(shí)現(xiàn)這一點(diǎn)，必須在每種情況下選擇最合適的變量。這可以是上面展示的通過寄存器級的簡單同步，也可以根據(jù)需要通過更復(fù)雜的電路實(shí)現(xiàn)。一種可靠方法的案例是使用FIFO存儲器。

主題6：在時鐘方面必須加以考量的因素有哪些？

將IP核從ASIC移植到FPGA上時的另一個要點(diǎn)是時鐘分布。這是指IP核中包含的時鐘結(jié)構(gòu)，如果電路有多個內(nèi)部使用的時鐘域，并且在IP核中生成所需的時鐘，則該時鐘結(jié)構(gòu)的實(shí)現(xiàn)必須兼容FPGA。為了能夠在FPGA上無故障地運(yùn)行電路，同步時鐘分布是必不可少的。事實(shí)上，這是避免過多的時鐘偏移（clock skew）和不可預(yù)測的時鐘延遲的唯一方法。這意味著內(nèi)部生成的時鐘既不是波紋時鐘（從FF時鐘分頻器產(chǎn)生的時鐘信號），也不是門控時鐘（從組合邏輯門中派生的時鐘，如多路復(fù)用器）。這種結(jié)構(gòu)并不可靠，因?yàn)樵跁r鐘分布中會出現(xiàn)不可預(yù)測的延遲。

FPGA具有專門的時鐘網(wǎng)絡(luò)來分配時鐘信號，以確保在整個芯粒（die）上沒有明顯的偏移。如果因?yàn)槭褂门缮鷷r鐘而不使用這些時鐘網(wǎng)絡(luò)，這不僅會導(dǎo)致時序問題，還會導(dǎo)致故障。一方面，不能保證在寄存器邏輯上可以保持已設(shè)置時間，這是因?yàn)闀r鐘信號在分配到所有寄存器中后難以計(jì)算的延遲。另一方面，不能保證時鐘信號到達(dá)寄存器時鐘輸入端時的速度，會比數(shù)據(jù)信號到達(dá)用于電路實(shí)現(xiàn)的順序單元的“D輸入”端更快，這反過來又會導(dǎo)致在保持時間方面出現(xiàn)違規(guī)行為。

與ASIC設(shè)計(jì)相反，F(xiàn)PGA存在一個根本問題。在ASIC庫中，為所有組件都定義了最短和最長時長。另一方面在FPGA中，時序分析只計(jì)算“情況最壞時的時間”——即最大延遲。正因?yàn)槿绱耍瑪?shù)據(jù)信號也可以用比時序分析中的估計(jì)值更短的時間分配：因此，數(shù)據(jù)信號可以比時鐘信號更早出現(xiàn)在寄存器中。為了解決這個問題，在可編程邏輯模塊中經(jīng)常使用一種兼容FPGA的時鐘分布。不是使用許多不同的、彼此之間有明確聯(lián)系的時鐘信號，而是使用一個單一的時鐘信號，并從其派生出使能信號（而不是分頻時鐘）。然后使用這些使能信號來實(shí)現(xiàn)所需的時鐘域，結(jié)果是時鐘域之間都是物理同步。

IP核內(nèi)時鐘分配的另一種可能性是使用鎖相環(huán)/延遲鎖相環(huán)（PLL/DLL），F(xiàn)PGA都有相應(yīng)單元供開發(fā)者使用，他們也可被用于時鐘生成。有必要使電路去適應(yīng)目標(biāo)架構(gòu)，從而確保一個兼容的（同步）時鐘分布。FPGA中的時鐘分配要求與ASIC中的時鐘分配要求不同。為了可靠地運(yùn)行電路，可能需要更改IP核的RTL代碼。理解這一點(diǎn)是重要的，即使完全相同的功能已經(jīng)在ASIC上成功實(shí)現(xiàn)，情況亦是如此。此外，還需要提供特別用于FPGA的邏輯綜合和P&R約束。

例如：如果使能信號被用于提供不同的時鐘域，則所有的時鐘控制單元（如FF、存儲器）都要連接到一個主時鐘上。這個時鐘通常具有系統(tǒng)中最高的時鐘頻率。對于運(yùn)行速度稍微比主時鐘慢的時鐘域來說，必須定義所謂的多周期約束。否則可能導(dǎo)致整個系統(tǒng)無法達(dá)到所需的時鐘頻率。在沒有提供適當(dāng)約束的情況下，時序估計(jì)假設(shè)所有時鐘域都必須達(dá)到主時鐘定義的系統(tǒng)時鐘頻率。當(dāng)然，現(xiàn)實(shí)中并非如此；一大部分電路根本不需要達(dá)到這個頻率，因?yàn)樗鼈兪峭ㄟ^使能邏輯控制的。反過來，缺少約束將導(dǎo)致時序違規(guī)。因此，在創(chuàng)建打算映射到FPGA中的電路時，就應(yīng)該特別注意提供合適的邏輯綜合和布局布線（P&R）約束。

即使在IP核具有多個時鐘域的情況下，必須注意確保時鐘比率是被明確地進(jìn)行定義；在FPGA的啟動階段中，其設(shè)計(jì)是確保電路功能在定義的時間點(diǎn)覆蓋所有的時鐘域，并且通過使用一個合適的時鐘生成器和適當(dāng)?shù)臅r序約束來避免時鐘之間的偏移。

圖5：PLL/DLL可用于在多時鐘設(shè)計(jì)中創(chuàng)建一個已定義的啟動序列。（圖片來源：SmartDV）

PLL/DLL的用途并不局限于調(diào)偏、頻率合成和時鐘操作。另一個應(yīng)用是以這種方式去設(shè)計(jì)FPGA的啟動序列，電路功能在所有時鐘域的規(guī)定時間內(nèi)都能得到保證。PLL上電后自動鎖定；無需額外重置。只有當(dāng)時鐘穩(wěn)定時，復(fù)位才會解除。這在具有多個時鐘域的電路中是必不可少的。

當(dāng)然，這種預(yù)防措施只有在時鐘彼此同步的情況下才有必要。在這種情況下，就需要通過相應(yīng)的邏輯綜合約束來定義相關(guān)時鐘域的確切比例。這不僅需要提供帶有相應(yīng)設(shè)置腳本的RTL代碼，還需要提供將IP核集成到電路中的所有必要的時鐘約束和時序特例，如多周期路徑和假路徑約束。

需要注意的是，如果一個電路包含多個時鐘，不僅要特別注意時鐘結(jié)構(gòu)，還要特別注意復(fù)位分布。如果沒有特別注意到同步復(fù)位域，就不會以違反時序要求而終止運(yùn)行，但可能導(dǎo)致電路故障。

圖6：如果一個電路包含多個時鐘，必須同時特別注意到時鐘和復(fù)位分配。

為了無故障地使用IP核，時鐘域的同步是必不可少的。在分配復(fù)位信號時，需要對復(fù)位域交叉采取適當(dāng)?shù)念A(yù)防措施。

接下來：

本系列文章的目標(biāo)是全面分享經(jīng)驗(yàn)，幫助讀者利用ASIC IP來實(shí)現(xiàn)完美的FPGA驗(yàn)證原型，在前兩篇文章中講述了了解ASIC IP與FPGA驗(yàn)證原型的區(qū)別并提前做相應(yīng)規(guī)劃和調(diào)整之后，本篇文章介紹了我們?nèi)绾未_保在FPGA上實(shí)現(xiàn)所需的性能，以及在時鐘方面必須加以考量的因素。接下來將介紹剩下的兩大主題：如果目標(biāo)技術(shù)是FPGA而不是ASIC，那么需要如何測試IP核的功能？設(shè)計(jì)團(tuán)隊(duì)還應(yīng)該牢記什么？歡迎關(guān)注SmartDV全資子公司“智權(quán)半導(dǎo)體”微信公眾號繼續(xù)閱讀。

最后，SmartDV在利用8個主題進(jìn)行相關(guān)介紹和分析之后，還將提供實(shí)際案例：用基于FPGA的方法來驗(yàn)證USB 3.2 Gen2x1 Device IP，包括：

USB 3.2 Gen2x1 Device IP：實(shí)現(xiàn)、驗(yàn)證和物理驗(yàn)證

USB 3.2 Gen2x1 Device IP的實(shí)現(xiàn)挑戰(zhàn)