為啥FPGA資源/時(shí)序都有很大的優(yōu)化空間？

在工作中，我們接觸到的至少90%以上的FPGA項(xiàng)目，它的的資源/時(shí)序都有很大的優(yōu)化空間，為啥這么說(shuō)？

1. ?? 首先是，不用優(yōu)化

為什么說(shuō)不用優(yōu)化：

用地好好的，又沒(méi)有出啥毛病，為啥要優(yōu)化，你告訴我為啥要優(yōu)化？你告訴我為啥要優(yōu)化？你告訴我為啥要優(yōu)化？?jī)粽恍╃鄱曜樱?/p>

FPGA的確會(huì)比單片機(jī)貴很多，但是FPGA目前還是大部分用在比較高端的產(chǎn)品上，對(duì)整個(gè)產(chǎn)品來(lái)說(shuō)，成本很小，只要FPGA功能實(shí)現(xiàn)了就可以，我還優(yōu)化個(gè)錘子；

FPGA技術(shù)在高速發(fā)展，F(xiàn)PGA容量越來(lái)越大，編譯綜合工具越來(lái)越智能（HLS用C++都可以做FPGA開(kāi)發(fā)）等等，人也就會(huì)越來(lái)越懶，我都恨不得不寫什么代碼都能做FPGA開(kāi)發(fā)，你還想讓我優(yōu)化FPGA，我優(yōu)化個(gè)毛線。

一直不用優(yōu)化，自然就很少去優(yōu)化，代碼也就千奇百怪，自然也就會(huì)有很大的優(yōu)化空間。

如果有那么一天，當(dāng)大家開(kāi)始卷，特別是卷成本的時(shí)候（消費(fèi)類一直在卷），F(xiàn)PGA的成本不得不要考慮的時(shí)候，優(yōu)化資源/時(shí)序的FPGA產(chǎn)品將更有優(yōu)勢(shì)（低成本、低功耗和小體積），更能得到市場(chǎng)的認(rèn)可。

當(dāng)然也有可能是那么一天，F(xiàn)PGA工藝更NB，F(xiàn)PGA容量無(wú)限大，F(xiàn)PGA資源/時(shí)序隨便開(kāi)發(fā)都不會(huì)有問(wèn)題，那就是：一直不用優(yōu)化。

2.? ? 其次是，不會(huì)優(yōu)化

? ? 你見(jiàn)過(guò)寫的像C代碼的Verilog吧，你告訴他不建議這樣寫，他說(shuō)我學(xué)Verilog時(shí)，老師說(shuō)過(guò)會(huì)C就會(huì)Verilog，學(xué)的時(shí)候也發(fā)現(xiàn)沒(méi)啥區(qū)別，這樣寫有什么問(wèn)題？

關(guān)鍵這樣寫的代碼最后也能正常工作起來(lái)，你該怎么說(shuō)？你覺(jué)得他會(huì)優(yōu)化資源/時(shí)序嗎？他只會(huì)覺(jué)得你不懂FPGA，你這人太較真，學(xué)東西太死板！不懂變通！

3.??? 最后是，等你優(yōu)化

? ? 看到千奇百怪、打滿補(bǔ)丁的FPGA代碼，我深深地吸了一口煙，緩緩?fù)鲁?，在煙云環(huán)繞中思索了好久：還是等你優(yōu)化，畢竟我家鍋是用來(lái)做飯的。