“美”積電之后，半導體產(chǎn)業(yè)鏈的重構才剛開始

回望2022年的半導體產(chǎn)業(yè)，禁售、斷供、不斷加長的實體名單……仍是年度“熱”詞。

當技術、設備、產(chǎn)品、人才等創(chuàng)新因素在全球的自由流動受到約束，半導體產(chǎn)業(yè)高度全球化、高度互聯(lián)的價值鏈正在遭受沖擊。在科技全球化背景下高速發(fā)展了幾十年的半導體產(chǎn)業(yè)，還有哪些核心凝聚力？未來的產(chǎn)業(yè)格局乃至商業(yè)模式，是否會被重塑？被打壓、被制裁的中國半導體產(chǎn)業(yè)，又有哪些機會？

芯片從集成走向分解

超大規(guī)模集成電路設計、制造的發(fā)展，使得單芯片SoC成為近幾十年最突出的趨勢，IP 的復用性和多樣性，豐富了電子設備的應用體驗。旗艦級智能手機SoC就是典型代表，集成了CPU、GPU、DSP、ISP、NPU、Modem等眾多不同功能的計算單元，以及諸多的接口IP，追求的是高度集成化。

不過，正在崛起的chiplet，則走向了和傳統(tǒng)SoC完全不同的道路。它將復雜芯片拆解成具有單獨功能的芯片單元die（裸片），通過die-to-die將模塊芯片和底層基礎芯片封裝組合在一起，形成一個系統(tǒng)芯片，以實現(xiàn)一種新形式的IP復用。

臺積電業(yè)務發(fā)展高級副總裁Kevin Zhang表示，在他職業(yè)生涯的前20年，主要就是做單片SoC集成。但是，這種方式逐漸走到了極限。

要繼續(xù)讓SoC功耗更低、密度更高、且成本更低，難度變得越來越大，特別是先進制程節(jié)點的成本增加，在不斷削弱SoC成本上的優(yōu)勢。“所以我們把SoC分成幾塊，業(yè)界稱之為chiplet。未來，我們希望越來越多的產(chǎn)品，尤其是主流消費產(chǎn)品，能夠從這種新的芯片集成方案中受益”， Kevin Zhang表示。

英特爾方面，前兩年也已提出disaggregated設計理念，明確從原來的“大芯片設計”轉到“支持分塊/分片化設計”。“這其實就是把芯片進行分解，和業(yè)界所提的chiplet/芯粒的思路是一致的”，英特爾研究院副總裁、英特爾中國研究院院長宋繼強表示。

不論是SoC分塊、還是分解設計，未來的芯片設計有一點是確定的：應用導向會成為主要思路，通過預先集成各種相關IP，形成可伸縮和擴展的功能性平臺。這是一種更大程度的IP復用方法，也就是硅片級別的IP復用，當硬核是以硅片的形式提供時，也就變成了chiplet，從而快速實現(xiàn)產(chǎn)品升級迭代，同時降低設計風險與設計成本。

chiplet的無縫集成是未來芯片重點之一

近期在“2022 IEEE國際電子器件會議”上，英特爾發(fā)布了一個目標：2030年時，要實現(xiàn)單芯片中放入1萬億晶體管。從當前的現(xiàn)實來看，這意味著要從2023年到2030年，實現(xiàn)單芯片上的晶體管數(shù)量從1千億顆變?yōu)?萬億顆。

無論從哪個角度衡量，這都是一個相當激進的目標。在具體的實現(xiàn)方案方面，英特爾介紹了晶體管微縮技術、新的3D封裝技術等突破。

在3D封裝技術的最新進展方面，英特爾提出了一個概念——準單片芯片（quasi-monolithic chip）。具體而言，它是通過混合鍵合技術將互連密度提升10倍，互連間距微縮到3微米，從而實現(xiàn)芯粒的無縫集成，打造出所謂的“準單片芯片”。

英特爾的這一做法，其實就是通過混合鍵合技術、新材料和新工藝，模糊了封裝和芯片制造之間的界限，一方面將3D封裝互連的多個步驟由封裝廠轉移到芯片制造工廠中，另一方面也為頂端芯粒和底部芯粒的大小與相對位置帶來最大的靈活性，解決了典型硅通孔的功率和信號完整性問題。

在這個前瞻性的方案中，我們也可以看到英特爾在未來路線中對芯粒/chiplet的重點考量。

新的IP商業(yè)模式有望出現(xiàn)

Chiplet對半導體產(chǎn)業(yè)鏈的發(fā)展趨勢和商業(yè)模式，所帶來的影響可能是深遠的。

首先可以預見的就是晶圓廠和封裝廠之間的業(yè)務轉移，就比如上述的“準單片芯片”方案，在推進多個芯片互連的時候，它會把原本是封裝廠的一些工藝流程整合到晶圓廠，而封裝廠只需在準單片的基礎上做后續(xù)封裝。這一趨勢現(xiàn)在其實已經(jīng)有所顯現(xiàn)。

其次，IP芯片化，或是芯片IP化，是未來可能的業(yè)務模式。也就是說，IP廠商將其IP芯片化，或是傳統(tǒng)的芯片廠商將一些關鍵技術拆解后對外銷售，是可能會發(fā)生的事情。

現(xiàn)在的IP供應方式，通常是用可綜合的軟IP形式，或是和某些工藝節(jié)點完全對應綁定的硬IP形式，來提供給SoC設計廠商。但是，未來如果chiplet形成很好的互聯(lián)互通標準，在某些IP比較成熟、比較流行的情況下，且某個工藝節(jié)點做出來的die會被大量采用的情況下，將會有IP廠商往這個方向發(fā)展。比如在預先鎖定一些產(chǎn)能的情況下，先做出一些芯粒，這樣就可以供應給其他廠商去采用。

對于芯片設計廠商來說，也會有一定通用性的模塊是可以拆解成小的die，通過一定的測試、進行相關定義后，使它更加通用化，從而形成IP，去和其他用戶的產(chǎn)品進行集成封裝。

未來，通過將SoC進行chiplet化，不同芯?？梢愿鶕?jù)需要選擇各自合適的工藝制程，來分開制造，然后再通過先進封裝技術進行組裝。由于不需要全部都采用先進制程在一塊晶圓上進行一體化制造，從而可以極大降低芯片的制造成本。

對于芯片設計廠商來說，如果采用chiplet模式，只需設計自己的核心芯粒，通過合適的制程工藝制造即可。其他則可以直接選擇第三方以芯粒形式提供的IP，然后再通過先進封裝技術進行封裝就可以了。這樣可以極大降低芯片的設計難度，提升靈活性和效率。

國內(nèi)IP廠商芯原也預判了這一趨勢，稱之為集成電路產(chǎn)業(yè)的輕設計模式（Design-Lite。根據(jù)芯原的解讀，與目前相對“重設計”的Fabless模式不同，在輕設計模式下，芯片設計公司將專注于芯片定義、芯片架構、軟件/算法以及市場營銷等，將芯片前端和后端設計、量產(chǎn)管理等全部或部分外包給設計服務公司，以及更多地采用半導體 IP，減少運營支出，實現(xiàn)輕量化運營。

互聯(lián)互通的行業(yè)生態(tài)

盡管有諸多優(yōu)點，但chiplet也不是靈丹妙藥，它只能是一定應用需求下，對性能、成本時間投入等關鍵因素的權衡方案。并且，選取不同供應商的 chiplet，需要有統(tǒng)一連接不同制程、不同材料的標準，而互聯(lián)標準的不統(tǒng)一是當前chiplet 發(fā)展的關鍵瓶頸之一。

業(yè)界已經(jīng)看到了這一挑戰(zhàn)，今年3月成立的UCIe（ Universal Chiplet Interconnect Express）聯(lián)盟，是 Intel、AMD、Arm、高通、三星、臺積電、日月光、Google Cloud、Meta 和微軟等公司聯(lián)合成立的。國內(nèi)廠商方面，燦芯半導體、憶芯科技、芯耀輝、牛芯半導體、芯云凌、長鑫存儲、超摩科技、希姆計算、世芯電子、阿里巴巴、OPPO、愛普科技、芯動科技、藍洋智能等都已成為UCIe聯(lián)盟成員。

UCIe聯(lián)盟的主要目的就是統(tǒng)一chiplet之間的互連接口標準，通過定義各類接口的物理、電氣特性以及傳輸單元的結構、序列、差錯處理、流控等等，從而使chiplet理念更容易落到實際的芯片設計中。

目前，該聯(lián)盟已經(jīng)推出UCIe 1.0標準，該標準是一個三層協(xié)議。物理層負責電信號、時鐘、鏈路協(xié)商、邊帶等，裸片適配層（Die-to-Die Adapter）為芯粒提供鏈路狀態(tài)管理和參數(shù)協(xié)商，它可選地通過循環(huán)冗余校驗 （CRC）和重傳機制保證數(shù)據(jù)的可靠傳輸，UCIe接口通過這兩層與標準互連協(xié)議層相連。

UCIe架構（來源: UCIe白皮書）

有業(yè)界人士認為，UCIe接口技術標準化以后，既為在芯粒技術上相對落后的廠商提供了技術路線，也可以讓符合標準的、由不同制造商生產(chǎn)的芯粒自由組合，從而為先進封裝技術的繁榮普及奠定基礎。隨著標準的確定，也為未來異構芯片的集成鋪平了總線標準的道路。

寫在最后

chiplet會不會帶來一次對傳統(tǒng)半導體產(chǎn)業(yè)鏈的重構？UCIe能否成為未來產(chǎn)業(yè)新的核心凝聚力？

可以確定的是，未來芯片更將是“你中有我、我中有你”的復雜復用和互聯(lián)關系，而真正發(fā)掘chiplet潛能、發(fā)揮模塊化分解式架構的力量，需要一個更為開放的生態(tài)。

對于中國半導體而言，chiplet被視為中國與國外差距相對較小的技術領域，有望帶領產(chǎn)業(yè)鏈相關環(huán)節(jié)的企業(yè)實現(xiàn)質的突破。目前看到，中國企業(yè)已經(jīng)在這一領域有所作為，并且積極加入國際生態(tài)圈，投入相關行業(yè)規(guī)范、標準的完善中，這對下一步的產(chǎn)業(yè)方向來說，都是非常積極的信號。