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介紹
懸空未使用的CMOS輸入經(jīng)歷柵極輸入電容的逐漸充電。當(dāng)NMOS和PMOS輸出同時(shí)導(dǎo)通并傳導(dǎo)電流時(shí)，浮動(dòng)輸入可能會(huì)看到靜態(tài)電流的增加?；蛘?，如果柵極電壓達(dá)到閾值電平，并且向輸入施加0.8V和2.0V之間的電壓，則輸出趨于振蕩。例如，在16位總線驅(qū)動(dòng)器中，大量的柵極保持浮動(dòng)，導(dǎo)致IC消耗大量電流。浮柵的充電速率由其漏電流決定。浮動(dòng)輸入可能會(huì)出現(xiàn)間歇性或隨機(jī)電路錯(cuò)誤，因?yàn)檩敵鰺o(wú)明顯原因切換到不同狀態(tài)。
這個(gè)問(wèn)題的常見(jiàn)解決方案是通過(guò)上拉或下拉電阻器將浮動(dòng)輸入連接到VCC或接地。這樣做的缺點(diǎn)是需要額外的部件和額外的板空間，并且電阻器消耗額外的功率。因此，這種上拉電阻方法建議用于交流供電系統(tǒng)，而不適用于功耗至關(guān)重要的電池供電設(shè)備。相反，使用了一種稱為總線保持電路的特殊功能。
總線保持是內(nèi)部上拉電阻器的改進(jìn)版本。它是一個(gè)弱鎖存器，當(dāng)引腳為三態(tài)時(shí)，它會(huì)調(diào)用引腳的最后有效狀態(tài)。總線保持在設(shè)備輸入上提供小的正反饋電流。當(dāng)輸入改變邏輯狀態(tài)時(shí)，總線保持電路向設(shè)備輸入返回小電流，有效地增加了輸入的轉(zhuǎn)換。然后，該正反饋保持最終邏輯電平，直到有源驅(qū)動(dòng)器將輸入電壓切換到相反的邏輯狀態(tài)，其中總線保持再次保持邏輯狀態(tài)。許多邏輯家族使用集成總線保持電路，這消除了對(duì)外部電阻器的需求，并節(jié)省了板空間。
下載ECAD模型
