芯片設(shè)計(jì)中的變?nèi)莨?/h1>

VCO，是一個頻率隨電壓變化的部件，而變?nèi)莨軇t是產(chǎn)生該頻率變化的核心。在VCO的各項(xiàng)性能中，有兩個性能，分別為頻率的調(diào)諧范圍和輸出信號的相噪。這兩項(xiàng)性能，則對應(yīng)變?nèi)莨艿膬蓚€特性：(1) 電容的調(diào)諧范圍，即變?nèi)莨苣芴峁┑淖畲箅娙莺妥钚‰娙荩?2)變?nèi)莨艿钠焚|(zhì)因數(shù)(qulity factor)，這個通常受變?nèi)莨艿募纳壜?lián)電阻限制。這兩個參數(shù)，在某些情況下，是一個矛盾的關(guān)系。

在以前的RFIC設(shè)計(jì)中，變?nèi)莨苁怯梅雌?a class="article-link" target="_blank" href="/baike/519199.html">PN結(jié)實(shí)現(xiàn)。但在現(xiàn)在RFIC設(shè)計(jì)中，MOS變?nèi)莨芤呀?jīng)取代了PN結(jié)，成為主流。

常規(guī)的MOSFET在將D極和S極連接時，Cgs與Vgs的關(guān)系如下圖所示，Cgs會隨著Vgs變化，但是變化曲線呈現(xiàn)非線性。這個非線性，會產(chǎn)生這樣一個結(jié)果。比如說，你設(shè)計(jì)了一個VCO，當(dāng)你緩慢升高電壓時，它的輸出頻率也相應(yīng)地從1G變到2G。但是由于這個非線性的存在，當(dāng)你緩慢升高電壓時，剛開始頻率是1G變化到1.5G；然后你在緩慢升高電壓，發(fā)現(xiàn)頻率又緩慢變回去了。當(dāng)然，也不是完全不能用，但是總覺得心里有那么點(diǎn)不舒服。

而且，這種非線性的頻率調(diào)諧特性，在鎖相環(huán)設(shè)計(jì)中是個問題，會使得鎖相環(huán)失鎖。

那怎么辦？解決辦法，就是對MOS管做一個小小的調(diào)整，具體方法，就是把NMOS管放在一個N阱中，這種MOS管，稱為“累積型MOS變?nèi)荻O管(Accumulation-mode MOS varacotr)”。

當(dāng)VG<VS時，N阱中的電子從硅/氧化物的交接面被排斥出來，使得交接面處形成耗盡區(qū)。所謂耗盡區(qū)，就是其區(qū)域不存在自由移動的載流子，產(chǎn)生類似電容的特性。因此，此時的等效效電容為柵氧電容和耗盡電容的串聯(lián)。當(dāng)VG>VS時，硅/氧化物的交接面從n+的源極和漏極吸收電子，形成一個通道。此時，等效電容為柵氧電容。

在65nm器件中， VGS ≈ ±0.5 V時，接近其飽和水平的Cmax和Cmin。MOS變?nèi)荻O管可以在低供電電壓下工作，而且，為了使得MOS管提供最大的調(diào)諧特性，MOS管需要正負(fù)偏置。

電路仿真，需要在一定程度上能夠模擬變?nèi)莨艿腃/V特性曲線。在實(shí)際中，這種特性是對加工器件進(jìn)行測量，然后以由一系列的離散值組成的表格來表征。然后，再用一個連續(xù)函數(shù)來對C/V曲線進(jìn)行擬合。雙曲正切能夠很好地模擬其飽和特性，具有連續(xù)導(dǎo)數(shù)，因此可以用來擬合C/V曲線。

其中a和V0分別允許擬合截點(diǎn)和斜率，而Cmin和Cmax則包含柵漏和柵源的重疊電容。

什么是重疊電容呢(overlap capacitance)?

如上圖所示，MOS管有三種主要電容：

一種是柵極和溝道之間的電容，稱為柵氧電容，值為WLCox;

一種為源極和襯底，漏極和襯底之間的PN結(jié)電容；

一種為重疊電容(overlap capacitance)。

在加工過程中，會使得柵極和漏極，柵極和源極在結(jié)構(gòu)上部分重疊；另外柵極邊緣與源極/漏極區(qū)域頂部之間的邊緣場線，這兩者構(gòu)成了重疊電容。

上述C/V模型，也可轉(zhuǎn)換成Q/V模型，即電荷隨電壓變化的曲線。

由dQ=C(V)/dV可知，

MOS變?nèi)莨艿腝值，由柵極和漏極之間的電阻決定，如下圖所示。

MOS變?nèi)莨艿腝值又是如何變化的呢？當(dāng)變?nèi)莨艿娜葜禐镃min時，其容值低，電阻又比較大；而當(dāng)變?nèi)莨艿娜葜禐镃max時，其容值大，而電阻又比較低。由Q=1/(RCw)可知，Q如果按照上述規(guī)律變化的話，可能能夠保持不變。實(shí)際上，當(dāng)Cgs從Cmin變化到Cmax時，Q值也是下降的。這表明，當(dāng)Cgs從Cmin變大到Cmax時，R也會從Rmax變化Rmin，但是顯然C的變化量要大于R的變化量。

在振蕩器設(shè)計(jì)中，希望最大化變?nèi)莨艿腝值。當(dāng)溝道長度最短的時候，變?nèi)莨艿腝值最大；但是，此時柵源和柵漏之間的重疊電容在總電容中所占比值增大，從而限制了電容的調(diào)諧范圍。重疊電容(overlap capacitance)基本上不太隨電壓變化，它的存在，會使得變?nèi)莨艿奶卣髑€上移，即從Cmin+2WCov變化到Cmax+2WCov。當(dāng)溝道長度最短的時候，2WCov甚至?xí)菴min還大。因此會降低電容的調(diào)諧范圍。

具體用數(shù)字來表征一下：假設(shè), Cmax=0.85fF,Cmin=0.18fF,此時R=Cmax/Cmin=4.72;如果考慮重疊電容，假設(shè)其值為0.18fF,則Cmax=0.18fF+0.85fF=1.03fF,Cmin=0.18fF+0.18fF=0.36fF,此時R=Cmax/Cmin=2.86。調(diào)諧范圍下降。

因此，溝道長度短，變?nèi)莨躋值大，但是電容的調(diào)諧范圍相對較小。變?nèi)莨躋值和調(diào)諧范圍之間的矛盾，反應(yīng)到VCO的性能上，就是頻率調(diào)諧范圍和相噪的矛盾。在實(shí)際的設(shè)計(jì)中，需要折中取舍。