14nm+14nm ≥ 7nm？從專利解讀華為疊層芯片技術到底是什么樣子？

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最近一則有關華為芯片的消息火遍全網(wǎng)——“華為兩個14nm芯片疊加成7nm級別的芯片”。先不說這道命題的真假，現(xiàn)在的自媒體還真能把事情帶偏。具體消息截圖如下：

這個問題在知乎和頭條上引起了熱烈的討論，在幾個"凡是"的指導思想下，頭條上一律是贊美，而知乎上和往常一樣的潑冷水。小木匠本著不信謠不傳謠的宗旨，技術至上的理念，認真查了查這個專利。

這件專利名稱是：一種芯片的同步方法及相關裝置，公開專利號為：CN112817368A。專利信息如下：

至少從名稱上來看，沒看出來和14nm+14nm>=7nm這個結論。作為一個偽專利解讀人，我們一起來看一下這份專利，通過這個專利到底能不能實現(xiàn)14nm+14nm>=7nm的功能？我們進一步看看專利內容。

專利圖示如下：

從專利圖示和專利簡介來看，這主要是關于兩個芯片的同步方法：第一芯片持續(xù)向第二芯片發(fā)送同步信號；第一芯片在同步信號中加入上升沿或下降沿，并在等待第一偏移時間后，進入預設工作模式；第二芯片持續(xù)接收同步信號，當接收到的同步信號出現(xiàn)上升沿或下降沿后，第二芯片在等待第二偏移時間后，進入預設工作模式。目的是通過同步來使得幾個芯片進入同一工作模式，而降低芯片設計和布局的復雜度。

專利文件已經上傳到射頻學堂的網(wǎng)盤里，需要的同學，可以自行下載。

鏈接：https://pan.baidu.com/s/1L1mhZQ1bjgemozbuHB6rnw

提取碼：RFCL

說實話，我沒看出來這個專利就能實現(xiàn)兩個14nm疊加能實現(xiàn)大于等于7nm芯片的效果。

可能很多同學會有這個疑問，14nm，7nm到底代表什么？為什么這個數(shù)值越小越好。小木匠查了一些資料，在這簡單給大家介紹一下：14nm和7nm是指芯片的制程，這些納米值實際上并不代表晶體管的尺寸，而是代表用于制造它們的制造技術。制程越小，會帶來下面兩個主要好處：

1）性能：隨著晶體管尺寸的減小，我們可以在相同的單位面積中安裝更多數(shù)量的晶體管。因此，我們可以從相同大小的處理器獲得更高的處理能力。

2) 電源效率：較小的晶體管需要較少的功率來運行。這降低了芯片的整體功耗。更少的功率也會導致產生更少的熱量，從而使我們能夠進一步提高時鐘速度。

但是，制程越小，就意味著生產制造難度越高。目前傳言，國內能量產14nm的芯片，而臺積電很早就宣布能制造5nm芯片，今年會量產3nm，新的 3nm 生產節(jié)點的功耗降低了 25-30%。也就是說，目前大陸水平比臺積電還落后好幾代。

從華為海思最近公布的芯片專利來看，涉及到芯片制造工藝的專利越來越多，比如下圖關于晶圓測試和晶圓清洗的兩個專利。從專利申請日算起的話，現(xiàn)在已經有一年多時間了，相信我們能看到的已經不是華為掌握的最新技術。期待能有進一步的突破。

對于技術，永遠沒有大躍進，也沒有任何捷徑可選，我們只有踏踏實實，一步一個腳印，一點點積累，總能實現(xiàn)。

加油，射頻人！我們可以做到的！