先進(jìn)封裝的“四要素”

說起傳統(tǒng)封裝，大家都會想到日月光ASE，安靠Amkor，長電JCET，華天HT，通富微電TF等這些封裝大廠OSAT；說起先進(jìn)封裝，當(dāng)今業(yè)界風(fēng)頭最盛的卻是臺積電TSMC，英特爾Intel，三星SAMSUNG等這些頂尖的半導(dǎo)體晶圓廠IC Foundry，這是為何呢？如果你認(rèn)為這些半導(dǎo)體晶圓大佬們似乎顯得有些"不務(wù)正業(yè)"？那你就大錯(cuò)特錯(cuò)了！

傳統(tǒng)封裝的功能主要在于芯片保護(hù)、尺度放大、電氣連接三項(xiàng)功能，先進(jìn)封裝和SiP在此基礎(chǔ)上增加了“提升功能密度、縮短互聯(lián)長度、進(jìn)行系統(tǒng)重構(gòu)”三項(xiàng)新功能。請參看：SiP的三個(gè)新特點(diǎn)正是由于這些新特點(diǎn)，使得先進(jìn)封裝和SiP的業(yè)務(wù)從OSAT拓展到了包括Foundry、OSAT和System系統(tǒng)廠商。Foundry由于其先天具有的工藝優(yōu)勢，在先進(jìn)封裝領(lǐng)域可以獨(dú)領(lǐng)風(fēng)騷，系統(tǒng)廠商則是為了在封裝內(nèi)實(shí)現(xiàn)系統(tǒng)的功能開始重點(diǎn)關(guān)注SiP和先進(jìn)封裝。

那么，先進(jìn)封裝和傳統(tǒng)封裝的分界點(diǎn)到底在哪里？如何界定先進(jìn)封裝呢？這就是我們這篇文章要重點(diǎn)討論的問題：先進(jìn)封裝的“四要素”。

先進(jìn)封裝的 四要素 先進(jìn)封裝的四要素是指：RDL，TSV，Bump，Wafer，任何一款封裝，如果具備了四要素中的任意一個(gè)，都可以稱之為先進(jìn)封裝。在先進(jìn)封裝的四要素中，RDL起著XY平面電氣延伸的作用，TSV起著Z軸電氣延伸的作用，Bump起著界面互聯(lián)和應(yīng)力緩沖的作用，Wafer則作為集成電路的載體以及RDL和TSV的介質(zhì)和載體，如下圖所示，為先進(jìn)封裝四要素的功能示意圖。

先進(jìn)封裝的四要素（原創(chuàng)）

首先，我們要明確，在特定的歷史時(shí)期，先進(jìn)封裝只是一個(gè)相對的概念，現(xiàn)在的先進(jìn)封裝在未來可能就是傳統(tǒng)封裝。下圖是作者根據(jù)四要素內(nèi)在的先進(jìn)性做了簡單排序，大致如下：Bump → RDL → Wafer → TSV。

一般來說，出現(xiàn)的越早的技術(shù)其先進(jìn)性就相對越低，出現(xiàn)越晚的技術(shù)其先進(jìn)性就相對越高。下面，我們就逐一闡述先進(jìn)封裝的四要素。

1.Bump 

Bump是一種金屬凸點(diǎn)，從倒裝焊FlipChip出現(xiàn)就開始普遍應(yīng)用了，Bump的形狀也有多種，最常見的為球狀和柱狀，也有塊狀等其他形狀，下圖所示為各種類型的Bump。

Bump起著界面之間的電氣互聯(lián)和應(yīng)力緩沖的作用，從Bondwire工藝發(fā)展到FlipChip工藝的過程中，Bump起到了至關(guān)重要的作用。

隨著工藝技術(shù)的發(fā)展，Bump的尺寸也變得越來越小，下圖顯示的是Bump尺寸的變化趨勢。

可以看出， Bump尺寸從最初 Standard FlipChip的100um發(fā)展到現(xiàn)在最小的5um。

那么，會不會有一天，Bump小到不再需要了呢？

確實(shí)有這種可能，TSMC發(fā)布的SoIC技術(shù)中，最鮮明的特點(diǎn)是沒有凸點(diǎn)（no-Bump）的鍵合結(jié)構(gòu)，因此，該技術(shù)具有有更高的集成密度和更佳的運(yùn)行性能。

詳細(xì)請參看：“先進(jìn)封裝”一文打盡

2.RDL 

RDL（ReDistribution Layer）重布線層，起著XY平面電氣延伸和互聯(lián)的作用。

在芯片設(shè)計(jì)和制造時(shí)，IO Pad一般分布在芯片的邊沿或者四周，這對于Bond Wire工藝來說自然很方便，但對于Flip Chip來說就有些勉為其難了。因此，RDL就派上用場了，在晶元表面沉積金屬層和相應(yīng)的介質(zhì)層，并形成金屬布線，對IO 端口進(jìn)行重新布局，將其布局到新的，占位更為寬松的區(qū)域，并形成面陣列排布，如下圖所示。

在先進(jìn)封裝的FIWLP (Fan-In Wafer Level Package) ，F(xiàn)OWLP (Fan-Out Wafer Level Package) 中，RDL是最為關(guān)鍵的技術(shù)，通過RDL將IO Pad進(jìn)行扇入Fan-In或者扇出Fan-Out，形成不同類型的晶圓級封裝。在2.5D IC集成中，除了硅基板上的TSV，RDL同樣不可或缺，通過RDL將網(wǎng)絡(luò)互聯(lián)并分布到不同的位置，從而將硅基板上方芯片的Bump和基板下方的Bump連接。

在3D IC集成中，對于上下堆疊是同一種芯片，通常TSV就可以直接完成電氣互聯(lián)功能了，而堆疊上下如果是不同類型芯片，則需要通過RDL重布線層將上下層芯片的IO進(jìn)行對準(zhǔn)，從而完成電氣互聯(lián)。隨著工藝技術(shù)的發(fā)展，通過RDL形成的金屬布線的線寬和線間距也會越來越小，從而提供更高的互聯(lián)密度。

3.Wafer 

Wafer晶圓在當(dāng)今半導(dǎo)體行業(yè)具有廣泛的用途，既可以作為芯片制造的基底，也可以在Wafer上制作硅基板實(shí)現(xiàn)2.5D集成，同時(shí)可用于WLP晶圓級封裝，作為WLP的承載晶圓。

Wafer最初僅用在芯片制造上，作為集成電路生產(chǎn)的載體，在Wafer上進(jìn)行光刻、刻蝕、氣相沉積、離子注入、研磨等工序，反復(fù)操作，精密控制，最終制造出集成電路芯片。隨著先進(jìn)封裝技術(shù)的快速發(fā)展，Wafer的用途也變得越來越廣泛。

傳統(tǒng)封裝是先進(jìn)行裸芯片的切割分片，然后進(jìn)行封裝，而晶圓級封裝WLP是在Wafer基礎(chǔ)上先封裝，然后切割分片。這就提高了封裝效率，節(jié)省了成本，從而得到了廣泛的應(yīng)用。詳細(xì)內(nèi)容可參考新書《基于SiP技術(shù)的微系統(tǒng)》前面，我們討論了，隨著技術(shù)的發(fā)展，Bump和RDL會變得越來越細(xì)小，Bump甚至最終會消失，而Wafer則會變得越來越大，從早先的6英寸到8英寸到現(xiàn)在普遍應(yīng)用的12英寸以及將來要廣泛應(yīng)用的18英寸，都體現(xiàn)了這樣的特點(diǎn)，如下圖所示。 

晶圓尺寸越大，同一圓片上可生產(chǎn)的IC就越多，可降低成本，提高效率，但對材料技術(shù)和生產(chǎn)技術(shù)的要求也會更高。從FIWLP、FOWLP到2.5D集成、3D集成，基本都是在Wafer基礎(chǔ)上進(jìn)行的。

4.TSV（Through Silicon Via ）

硅通孔，其主要功能是Z軸電氣延伸和互聯(lián)的作用。TSV按照集成類型的不同分為2.5D TSV和3D TSV，2.5D TSV是指的位于硅轉(zhuǎn)接板Inteposer上的TSV，3D TSV 是指貫穿芯片體之中，連接上下層芯片的TSV，如下圖所示。

下圖所示為貫穿芯片體的3D TSV 的立體示意圖。

TSV的制作可以集成到生產(chǎn)工藝的不同階段，通常放在晶元制造階段的叫 Via-first，放在封裝階段的叫Via-last。將TSV在晶圓制造過程中完成，此類硅通孔被稱作Via-first。Via-first TSV又可分為兩種階段，一種是在Foundry廠前端金屬互連之前進(jìn)行，實(shí)現(xiàn)core-to-core的連接。

該方案目前在微處理器等高性能器件領(lǐng)域研究較多，主要作為SoC的替代方案。另外一種是在CMOS完成之后再進(jìn)行TSV的制作，然后完成器件制造和后端的封裝。將TSV放在封裝生產(chǎn)階段，通常被稱作Via-last，該方案可以不改變現(xiàn)有集成電路流程和設(shè)計(jì)。目前，業(yè)界已開始在高端的Flash和DRAM領(lǐng)域采用Via-last技術(shù),即在芯片的周邊進(jìn)行硅通孔TSV制作，然后進(jìn)行芯片或晶圓的層疊。

TSV的尺寸范圍比較大，大的TSV直徑可以超過100um，小的TSV直徑小于1um。

隨著工藝水平的提升，TSV可以做的越來越小，密度也越來越大，目前最先進(jìn)的TSV工藝，可以在芝麻粒大小的1平方毫米硅片上制作高達(dá)10萬~100萬個(gè)TSV。

和 Bump以及RDL類似，TSV的尺寸也會隨著工藝的提高變得越來越小，從而支撐更高密度的互聯(lián)。

總 結(jié) 

RDL，TSV，Bump，Wafer是先進(jìn)封裝的四要素，任何一款封裝，如果具備了四要素中的任意一個(gè)，都可以稱之為先進(jìn)封裝。在先進(jìn)封裝四要素中，Wafer是載體和基底，RDL負(fù)責(zé)XY平面的延伸，TSV負(fù)責(zé)Z軸的延伸，Bump負(fù)責(zé)Wafer界面間的連接和應(yīng)力緩沖。

這四要素中，一大三小，一大是指Wafer，三小是指Bump、RDL、TSV。隨著技術(shù)和工藝的發(fā)展，大要素會越來越大，而小要素則會越來越小。