先進(jìn)晶圓級(jí)封裝技術(shù)之五大要素（下）

在前文中，我們對(duì)晶圓級(jí)封裝技術(shù)進(jìn)行了一個(gè)基礎(chǔ)性的介紹，并對(duì)其應(yīng)用現(xiàn)狀以及技術(shù)優(yōu)勢(shì)進(jìn)行了擴(kuò)展，相信大家已經(jīng)對(duì)先進(jìn)晶圓級(jí)封裝技術(shù)有了一個(gè)初步的認(rèn)知。

那么，本篇文章我們將帶領(lǐng)大家詳細(xì)解讀構(gòu)成先進(jìn)晶圓級(jí)封裝技術(shù)的五大要素——晶圓級(jí)凸塊（Wafer Bumping）技術(shù)、扇入型（Fan-In）晶圓級(jí)封裝技術(shù)、扇出型（Fan-Out）晶圓級(jí)封裝技術(shù)、2.5D 晶圓級(jí)封裝技術(shù)（包含IPD）以及最新的 3D 晶圓級(jí)封裝技術(shù)（包含IPD）。

晶圓凸塊（Wafer Bumping），顧名思義，即是在切割晶圓之前，于晶圓的預(yù)設(shè)位置上形成或安裝焊球（亦稱凸塊）。晶圓凸塊是實(shí)現(xiàn)芯片與 PCB 或基板（Substrate）互連的關(guān)鍵技術(shù)。凸塊的選材、構(gòu)造、尺寸設(shè)計(jì)，受多種因素影響，如封裝大小、成本及電氣、機(jī)械、散熱等性能要求。

長(zhǎng)電科技在晶圓凸點(diǎn)設(shè)計(jì)和工藝流程等方面具有豐富的經(jīng)驗(yàn)，業(yè)務(wù)涵蓋印刷型凸點(diǎn)（Printed Bump）技術(shù)、共晶電鍍型落球（Ball Drop with Eutectic Plating）技術(shù)、無(wú)鉛合金（Lead-Free Alloy）及銅支柱合金（Copper-Pillar Alloy）凸點(diǎn)技術(shù)等，并經(jīng)量產(chǎn)驗(yàn)證適用于 8 英寸（200mm）和 12 英寸（300mm）大小的標(biāo)準(zhǔn)硅晶圓。下圖所示為幾款典型的晶圓凸塊實(shí)例：

扇入型晶圓級(jí)封裝（Fan-In Wafer Level Package，F(xiàn)IWLP）技術(shù)，業(yè)內(nèi)亦稱晶圓級(jí)芯片規(guī)模封裝（Wafer Level Chip Scale Package，WLCSP）技術(shù)，是當(dāng)今各類晶圓級(jí)封裝技術(shù)中的主力。近兩年，扇入型晶圓級(jí)封裝產(chǎn)品的全球出貨量都保持在每年三百億顆以上，主要供給手機(jī)、智能穿戴等便攜型電子產(chǎn)品市場(chǎng)。

隨著便攜型電子產(chǎn)品的空間不斷縮小、工作頻率日益升高及功能需求的多樣化，芯片輸入/輸出（I/O）信號(hào)接口的數(shù)目大幅增加，凸塊及焊球間距（Bump Pitch & Ball Pitch）的精密程度要求漸趨嚴(yán)格，再分布層（RDL）技術(shù)的量產(chǎn)良率也因此越發(fā)受重視。在這種背景下，扇出型封裝（Fan-Out Wafer Level Package，F(xiàn)OWLP） 及扇入扇出混合型（Hybrid Fan-In/Fan-Out）等高端晶圓級(jí)封裝技術(shù)應(yīng)運(yùn)而生。下圖所示為FIWLP（左）、FOWLP（右）的典型結(jié)構(gòu)：

這里我們拓展介紹一下，再分布層（Re-Distribution Layer，RDL）技術(shù)。在晶圓級(jí)封裝制程里面, 再分布層技術(shù)主要用于在裸芯（Bare Die）和焊球之間重新規(guī)劃（也可理解為優(yōu)化）信號(hào)布線、傳輸?shù)穆窂?，以達(dá)到將晶圓級(jí)封裝產(chǎn)品的信號(hào)互聯(lián)密度、整體靈活度最大化的目的。RDL 的技術(shù)核心，簡(jiǎn)單來(lái)說(shuō)就是在原本的晶圓上附加了一層或多層的橫向連接，用來(lái)傳輸信號(hào)。

下圖所示為典型的 Chip-First RDL 方案。請(qǐng)注意在這里有兩層電介質(zhì)（Dielectric）材料，用來(lái)保護(hù)被其包裹的 RDL 層（可理解為應(yīng)力緩沖）。另外，凸塊冶金（Under Bump Metallurgy，UBM）技術(shù)在這里也派上了用場(chǎng)，來(lái)幫助觸點(diǎn)（Contact Pad）支撐焊球、RDL 還有電介質(zhì)。

（圖片來(lái)源：Springer）

隨著超高密度多芯片模組（Multiple Chip Module，MCM）乃至系統(tǒng)級(jí)封裝（SiP）產(chǎn)品在 5G、AI、高性能運(yùn)算、汽車自動(dòng)駕駛等領(lǐng)域的普及，2.5D 和 3D 晶圓級(jí)封裝技術(shù)備受設(shè)計(jì)人員青睞。下圖所示為 2.5D（左）和 3D（右）晶圓級(jí)封裝技術(shù)。

如上方圖左所示，對(duì) 2.5D 晶圓級(jí)封裝技術(shù)而言，兩顆芯片的信號(hào)互聯(lián)，可以通過(guò)再分布層（Re-Distribution Layer，RDL）或者硅介層（Silicon Interposer）技術(shù)來(lái)實(shí)現(xiàn)。

如上方圖右所示，對(duì) 3D 晶圓級(jí)封裝技術(shù)而言，邏輯、通訊類芯片如 CPU、GPU、ASIC、PHY 的信號(hào)互聯(lián)，也可通過(guò)再分布層（RDL）或硅介層（Silicon Interposer）技術(shù)來(lái)實(shí)現(xiàn)。但是，3D 堆疊起來(lái)的多個(gè)高帶寬存儲(chǔ)（High-Bandwidth Memory，HBM）芯片與其底部的邏輯類芯片的信號(hào)互聯(lián)，則由硅穿孔（Through Silicon Via，TSV）技術(shù)來(lái)實(shí)現(xiàn)。當(dāng)然，以上幾種互聯(lián)（Interconnect）如何取舍，需按實(shí)際規(guī)格、成本目標(biāo)做 case-by-case 分析。

JCET

不論著眼現(xiàn)在，還是放眼未來(lái)，隨著 5G、人工智能、物聯(lián)網(wǎng)等大技術(shù)趨勢(shì)奔涌而至，在高密度異構(gòu)集成的技術(shù)競(jìng)賽中，晶圓級(jí)封裝技術(shù)必將占有一席之地。

長(zhǎng)電科技也將繼續(xù)推進(jìn)先進(jìn)晶圓級(jí)封裝技術(shù)發(fā)展，通過(guò)自身高集成度的先進(jìn)晶圓級(jí)封裝技術(shù)與解決方案，滿足全球范圍內(nèi)客戶的多方位需求，推動(dòng)中國(guó)封測(cè)產(chǎn)業(yè)向著高質(zhì)量、高端化的目標(biāo)不斷前行。