有了3D IC，這些不明覺厲的應用都不是事兒

小編語：3D IC的概念并不新鮮，FPGA廠商一直走在工藝前沿，賽靈思和Altera最新28nm的SoC FPGA就號稱采用了3D封裝技術(shù)，但實際只能稱為2.5D，因為真正3D IC應該是垂直堆疊的架構(gòu)，因為一些散熱和走線等技術(shù)問題待解，目前只能實現(xiàn)水平堆疊，這樣整個封裝的空間利用率就明顯降低了不少，而現(xiàn)今2.5D的FPGA就已經(jīng)號稱足夠強大到替代ASSP和ASIC，讓我們不僅滿心期待3D IC的到來將帶來怎樣的一場芯片變革……

3D IC量產(chǎn)指日可待。近年來國際大廠爭相投注研發(fā)資源于TSV技術(shù)研發(fā)，且在制程技術(shù)上迭有突破，未來3D IC可望利用TSV技術(shù)實現(xiàn)異質(zhì)架構(gòu)整合，滿足消費性電子對于效能與輕薄設計的需求，于各式零組件應用市場大放異彩。

三維(3D)積體電路(IC)技術(shù)應用為目前最炙手可熱的研究課題，也是未來半導體與IC封裝的重點方向。藉由關(guān)鍵技術(shù)--矽穿孔(TSV)縮短晶片間的導通路徑、提升訊號速度，可使功耗與雜訊降低。此外，TSV技術(shù)更可實現(xiàn)異質(zhì)架構(gòu)整合，滿足未來消費性電子對裝置輕薄且節(jié)能等的嚴苛要求。隨著國際大廠陸續(xù)將3D關(guān)鍵技術(shù)納入研究開發(fā)核心，3D IC應用市場將逐漸大放異彩，目前應用至少包含互補式金屬氧化物半導體(CMOS)影像感測器、記憶體(RAM)、中央處理器(CPU)等零組件。

3D IC依穿孔制程分三類

3D IC最常使用的分類方法是以矽穿孔技術(shù)的制程順序為依據(jù)，矽穿孔技術(shù)為3D IC整合制程的核心要素之一，依矽穿孔的制程順序可區(qū)分為先穿孔(Via First)、中穿孔(Via Middle)與后穿孔(Via Last)等三種制程(圖1)。其中先穿孔是指在晶圓元件制作前進行矽穿孔制程；中穿孔則在元件制程后、后段導線制作前，進行矽穿孔制程；后穿孔是指在晶圓后段導線制作(Back End of the Line, BEOL)后，才進行矽穿孔的制作。以上只是大致上之區(qū)分，實際制程根據(jù)不同公司、組織以及研究單位之發(fā)展，仍有些微變化。

圖1    矽穿孔技術(shù)制作順序區(qū)分示意圖　

目前相關(guān)3D IC關(guān)鍵技術(shù)仍是半導體研究的熱門議題，突破性研究也陸續(xù)在產(chǎn)學界出現(xiàn)，例如最近法商Alchimer發(fā)表最新的AquiVia矽穿孔阻障層濕式制程技術(shù)(圖2)，能夠以濕式奈米薄膜沉積制程技術(shù)達到20:1高寬比矽穿孔，并且表示這項突破性技術(shù)不僅可減少成本、容許更小的矽穿孔技術(shù)，亦能對復雜的矽穿孔地形提供均勻的100%階梯覆蓋率，在矽穿孔的周邊和底部展現(xiàn)了其薄膜均勻分布性，甚至亦可在扇形及階梯形態(tài)情況下達成，如圖3。而此技術(shù)絕佳的覆蓋能力，使得后續(xù)沉積時間也能大幅減少，進而為客戶帶來額外的經(jīng)濟效益。

圖2    濕式矽穿孔可行性制程，以及完整的濕式AquiVia制程流程

圖3    使用AquiVia涂裝隔離、障壁及晶種層之高密度矽穿孔　

3D IC主要有三大應用

諸如上述的突破性關(guān)鍵技術(shù)研究，使得3D概念產(chǎn)品加速其量產(chǎn)上市之可能性大增，以下將列舉其中幾項應用。

CMOS影像感測器

CMOS影像感測器以高效率、訊號操作速度快、微小化與現(xiàn)有晶片可進行整合等優(yōu)勢，逐漸成為許多高階影像設備的感光元件，而影像感測器開發(fā)也成為3D IC關(guān)鍵技術(shù)的首波應用。在影像感測器使用背面關(guān)鍵技術(shù)--矽穿孔應用，使得矽穿孔穿過晶片內(nèi)部與封裝基板(Package Substrate)相連，提供較小封裝尺寸、提升訊號速度以及減少正面受光(Front-side Illumination)的晶片體積等優(yōu)點，目前三星(Samsung)、東芝(Toshiba)與意法半導體(ST)等，皆有影像感測器結(jié)合3D IC關(guān)鍵技術(shù)的生產(chǎn)線。

3D堆疊記憶體晶片

隨著行動裝置產(chǎn)品的功能日益強大與尺寸輕薄短小的要求下，更大容量的記憶體需求隨之興起，3D堆疊記憶體晶片因應而生。就3D堆疊記憶體晶片模組而言，個別晶片上擁有許多的輸入/輸出(I/O)，而I/O訊號可彼此共享。以靜態(tài)隨機存取記憶體(SRAM)為例，Address Bus、Data Bus、Read Enable、Write Enable、Power(VDD, VSS)在彼此晶片間皆使用相同的I/O訊號，而3D關(guān)鍵技術(shù)就很適合將此訊號一同串接推疊應用。3D堆疊記憶體晶片藉由堆疊技術(shù)應用將彼此晶片間的導通距離縮短，并擁有較好的電性傳導特性，最重要的是大幅增加單位面積下的電晶體數(shù)目，以達到更大容量的記憶體之市場需求。

高效能處理器

另一方面如何藉由3D IC關(guān)鍵技術(shù)實現(xiàn)更高效能處理器(Processor)，亦為目前業(yè)界極感興趣的議題。使用3D IC關(guān)鍵技術(shù)可使處理器縮短導線長度，進而改善系統(tǒng)效能以及訊號延遲等問題與限制。

此概念在市場產(chǎn)品首次應用是把快取記憶體接合到處理器，在整體處理器設計上，使不同功能晶片相互堆疊，并藉由3D IC關(guān)鍵技術(shù)導通晶片間做訊號傳遞，并達到低損耗與雜訊效能。

索尼(SONY)于2012年應用堆疊技術(shù)至下一代游戲機的CPU以及圖形處理器(GPU)，藉由高規(guī)格3D關(guān)鍵技術(shù)互連的封裝，使其產(chǎn)品擁有較佳的效能與較長使用延展性。目前來說雖然有處理器與記憶體以堆疊技術(shù)互連，但整體晶片上仍是同質(zhì)(Homogeneous)的整合，產(chǎn)學界最終目標則是將多種功能的異質(zhì)晶片利用3D IC技術(shù)加以整合，這目標目前仍未出現(xiàn)，究其原因，成本是最主要的考量，如圖4。

此外，還有幾項因素亦有相當?shù)挠绊懀缥┛准夹g(shù)本身成熟度、設計的復雜性、封裝與可靠度測試等問題。

圖4    3D IC之關(guān)鍵技術(shù)-矽穿孔成本分析　

到目前為止，包含影像感測器、快閃記憶體、處理器、類比元件及功率放大器等元件涵蓋一至數(shù)個3D IC關(guān)鍵技術(shù)的應用產(chǎn)品皆已陸續(xù)開始量產(chǎn)。據(jù)專家評估，能夠藉由關(guān)鍵技術(shù)與晶片堆疊整合異質(zhì)晶片的3D IC概念產(chǎn)品，將會于2015年左右陸續(xù)開發(fā)運用，并且導入量產(chǎn)階段，逐漸接近完整三維積體電路設計(Full 3D IC)，如圖5。

圖5    完整3D IC之設計構(gòu)想圖　

TSV設計應力問題待解
傳統(tǒng)二維積體電路的可靠度問題分析只須考慮晶片內(nèi)部或晶片與封裝間。但3D IC除須考慮上述位置之外，還須考慮分析到相鄰兩層晶片間、矽穿孔位置尺寸設計以及各晶片與封裝之間的影響。因此，當使用系統(tǒng)晶片堆疊且進行矽穿孔時，將會面對幾項主要挑戰(zhàn)：首先是如何將3D堆疊概念制程整合到高效能系統(tǒng)晶片制程中，這將產(chǎn)生如何解決應力方面的問題。因為3D堆疊通常會把元件層進行薄化制程，這會使得元件更容易受應力影響，涵蓋關(guān)鍵技術(shù)設計的區(qū)域也會因材料結(jié)構(gòu)應力匹配問題，進而產(chǎn)生機械應力與結(jié)構(gòu)可靠度問題(圖6)。

圖6    矽穿孔因材料結(jié)構(gòu)應力不匹配所造成的可靠度隱憂

堆疊晶片散熱挑戰(zhàn)待突破

另一主要的挑戰(zhàn)，則是當3D晶片堆疊技術(shù)可有效地增加電晶體密度后，因為堆疊晶片在散熱上更加錯綜復雜，進而產(chǎn)生必須解決的散熱的問題，如圖7。3D堆疊晶片各層間電源、訊號所產(chǎn)生的熱導皆須透過矽穿孔技術(shù)，然而單一尺寸大小的矽穿孔制程并不見得符合3D IC概念。例如對于電性訊號傳輸可用直徑較小的矽穿孔，而傳導熱的用途與功率可能需要直徑較大的矽穿孔。

因此，對于不同應用，其關(guān)鍵技術(shù)設計與晶片堆疊材料結(jié)構(gòu)皆取決產(chǎn)品特性，并在此設計上涵蓋散熱途徑與電性傳導。此外，須要格外注意3D IC關(guān)鍵技術(shù)所造成的機械應力或結(jié)構(gòu)熱穩(wěn)定性影響，故如何在晶片堆疊間利用有限矽穿孔散熱路徑處理過熱問題為更加關(guān)鍵重要。然而，以目前的3D IC制程技術(shù)而言，在單一晶片上制造不同尺寸的矽穿孔，仍須進一步研究開發(fā)突破。

圖7    堆疊晶片產(chǎn)生的散熱問題

結(jié)合EDA軟體　3D IC設計效率升級

除上述3D IC關(guān)鍵技術(shù)在應用與設計挑戰(zhàn)困難外，如何在電子設計自動化(EDA)軟體上考慮完整的3D IC結(jié)構(gòu)設計，也是目前業(yè)界討論的重點與挑戰(zhàn)。在電子設計自動化軟體建立關(guān)鍵技術(shù)架構(gòu)時，不同規(guī)格技術(shù)結(jié)構(gòu)、填入使用的材料與3D堆疊排列設計，皆會對于3D IC最后的結(jié)構(gòu)應力與元件電性造成不同的影響。也因此，3D IC概念結(jié)構(gòu)與關(guān)鍵技術(shù)和半導體電子元件裝置間的電路布局設計規(guī)則也更加復雜，使得電子設計自動化軟體的困難度大幅上升，整體在功率分析與熱分析的考慮也有別于二維結(jié)構(gòu)的設計。

對于如何建立完善的電子設計自動化軟體，最重要的是歸納定義并且產(chǎn)生標準3D IC概念設計的準則規(guī)范，供全客制化布局(Full Custom Layout)與可自動配線工具軟體使用，或是利用軟體分析3D IC架構(gòu)可靠度問題，來進行改善電路與3D概念結(jié)構(gòu)設計布局。

可靠度成量產(chǎn)關(guān)鍵

在3D IC技術(shù)發(fā)展中增進整體可靠度是其中的關(guān)鍵，材料特性、導線電性與元件設計的結(jié)構(gòu)皆會對其有所影響。例如當晶片運作工作時所產(chǎn)生熱，會使得整個晶片溫度上升，使得電路內(nèi)部的材料接面因熱膨脹系數(shù)不同而產(chǎn)生熱應力，造成結(jié)構(gòu)可靠度隱憂，并影響元件或電路電性，甚至造成良率大幅下降或是毀壞。另外，結(jié)構(gòu)應力因材料性質(zhì)或是熱因素的作用過大時，可能造成晶片或封裝出現(xiàn)脫層現(xiàn)象或結(jié)構(gòu)裂開。此外，電路接面不良或電流過大則會加速電遷移(Electromigration)效應或電性不良等，因此3D IC技術(shù)應用是否能成功量產(chǎn)，可靠度分析是重要關(guān)鍵之一。

3D IC設計帶動EDA商機

雖然3D IC關(guān)鍵技術(shù)為當前產(chǎn)學界研究課題，也是未來晶片模組封裝的技術(shù)開發(fā)重點，但是整體上的EDA軟體與設計流程方面，至今仍缺乏完整的3D IC結(jié)構(gòu)設計概念軟體環(huán)境。在市場上3D IC設計軟體還尚未問世的過渡時期，產(chǎn)學界仍可以利用現(xiàn)有的EDA環(huán)境，自行添加額外擴充的設計程式進行3D IC的整體概念設計，并利用3D IC矽穿孔技術(shù)提升產(chǎn)品效能與市場競爭力。

此外，由于3D IC的EDA軟體需求日益增加，各EDA廠商已致力于相關(guān)設計軟體的開發(fā)。待適用3D IC的設計軟體上市，產(chǎn)學界就可以使用3D概念特有功能進而設計出更高效能的晶片系統(tǒng)，并且整體完善的3D IC設計生態(tài)將逐漸成形(圖8)。圖9說明3D IC市場比例已逐年上升，并且在2017年將占全部半導體業(yè)約9%的比例，顯示3D IC市場的發(fā)展?jié)摿κ恪?/p>

圖8    3D IC完善的生態(tài)系統(tǒng)

圖9    3D IC與全部半導體市場比例預測值　

目前包含臺積電、高通(Qualcomm)、三星、美光(Micron)等知名大廠皆擁有關(guān)于開發(fā)3D IC技術(shù)的研發(fā)團隊，并各自提出不同的技術(shù)制程方案。隨著IC尺寸微縮邁入極小尺寸之數(shù)十奈米，面臨矽半導體技術(shù)物理特性逐漸趨近極限，為符合高度多功能異質(zhì)整合、輕薄短小、低成本、高效率與低功率消耗，3D IC技術(shù)一直被高度期望，以延伸摩爾定律并達到異質(zhì)整合的效應。以3D IC技術(shù)概念整合封裝不同異質(zhì)晶片，使完成一全功能性3D晶片模組，這仍是目前3D IC關(guān)鍵技術(shù)最復雜、困難且艱鉅的一項技術(shù)挑戰(zhàn)，但在未來研發(fā)能量不斷投入的情形下，3D IC概念產(chǎn)品的大量量產(chǎn)仍將指日可待。