作為“燃燈者”的芯耀輝：推動(dòng)國(guó)內(nèi)高速Chiplet接口IP不斷破局

今年3月24日，94歲的戈登·摩爾在夏威夷家中與世長(zhǎng)辭——這恰似一個(gè)時(shí)代的隱喻：“摩爾定律”是否也正在和摩爾先生一起離我們遠(yuǎn)去？

毋庸置疑的是，與“摩爾定律”緊密相關(guān)單芯片晶體管數(shù)量和工藝幾何尺寸演進(jìn)正在迎來一個(gè)“奇點(diǎn)時(shí)刻”。與此同時(shí)，終端應(yīng)用的高算力需求依然在不斷推高單芯片Die尺寸，在光罩墻的物理性制約之下，眾多芯片設(shè)計(jì)廠商在芯片工藝與良率的流片成本以及嚴(yán)苛的上市時(shí)間的平衡度上正在遭遇越來越嚴(yán)峻的挑戰(zhàn)。

幾十年來，半導(dǎo)體產(chǎn)業(yè)的發(fā)展史一直遵循著“奧卡姆剃刀”哲學(xué)理念，從設(shè)計(jì)到制造的整個(gè)流程都需要避免“重復(fù)造輪子”的無用功。業(yè)界呼喚重復(fù)設(shè)計(jì)再利用以提高芯片研發(fā)效率，剔除無效的設(shè)計(jì)成本冗余，催生了IP模塊的興起。當(dāng)下，面對(duì)摩爾定律趨近極限的施壓，3DIC Chiplet先進(jìn)封裝異構(gòu)系統(tǒng)集成越來越成為產(chǎn)業(yè)界討論的焦點(diǎn)。這種創(chuàng)新的系統(tǒng)不僅在Chiplet的設(shè)計(jì)、封裝、制造、應(yīng)用等方面帶來了許多突破，也為一眾高速Chiplet接口IP供應(yīng)商打開了一扇窗。一時(shí)間Chiplet技術(shù)被廣泛視為延續(xù)摩爾定律生命力之有求必應(yīng)的“阿拉丁神燈”。芯耀輝科技有限公司（以下簡(jiǎn)稱“芯耀輝”）即是該“神燈”的“燃燈者”之一，為接口IP的關(guān)鍵作用提供了有力的支持。

作為國(guó)內(nèi)少數(shù)擁有完整D2D和C2C IP解決方案的供應(yīng)商，經(jīng)過近三年時(shí)間的不懈努力，已在國(guó)內(nèi)率先完成了多個(gè)行業(yè)最高標(biāo)準(zhǔn)的接口IP自主研發(fā)，并獲得頭部客戶的采用。

善戰(zhàn)者求之于勢(shì)，勢(shì)隨人為。芯耀輝的發(fā)展之路是多維度和立體的，無論是在“自上而下”的頂層設(shè)計(jì)，即接口標(biāo)準(zhǔn)制定的參與上，還是在“自下而上”的技術(shù)落地實(shí)踐，應(yīng)對(duì)接口IP各種嚴(yán)

酷挑戰(zhàn)的前沿探索上，始終保持著高度的專業(yè)性，在產(chǎn)品的可靠性方面全心致力于為客戶提供最佳技術(shù)支持。

一流企業(yè)做標(biāo)準(zhǔn)：芯耀輝不斷推動(dòng)國(guó)內(nèi)CCITA標(biāo)準(zhǔn)產(chǎn)業(yè)化

Chiplet的原理是把芯片切分成不同的小芯片并加以互聯(lián)。理想狀態(tài)下，多顆芯粒之間的互聯(lián)效率需要和單顆芯片內(nèi)部的互連效率不相上下，這就需要將芯片內(nèi)部總線的互聯(lián)系統(tǒng)“移植”拷貝到片間互聯(lián)，于是，片間接口可謂重任在肩。對(duì)片間高速互聯(lián)嚴(yán)苛標(biāo)準(zhǔn)和龐大需求，刺激著接口IP市場(chǎng)的火爆發(fā)展。曾接受過“集微訪談”專訪，年度“Design IP Report”權(quán)威榜單主筆人Eric Esteve向業(yè)內(nèi)展示的最新數(shù)據(jù)顯示，過去5年間接口IP在眾多IP類別的市場(chǎng)占比從18%增長(zhǎng)到了25%，去年USB、PCIe、DDR等前五大接口類別的市場(chǎng)營(yíng)收為14.4億美元，未來五年將會(huì)有翻倍的增長(zhǎng)。Esteve還向愛集微透露：“我們對(duì)未來高速IP接口的市場(chǎng)預(yù)測(cè)很有信心，誤差率從未大過5%?！?/p>

群雄逐鹿，技高者得之。雖然行業(yè)對(duì)Chiplet技術(shù)在芯片領(lǐng)域協(xié)同生態(tài)的討論有著十幾年的嚴(yán)肅討論，但真正商用落地的歷史并不長(zhǎng)，芯耀輝董事長(zhǎng)曾克強(qiáng)曾做出判斷，Chiplet技術(shù)推動(dòng)產(chǎn)業(yè)鏈的整體變革需要經(jīng)過早期、成長(zhǎng)期和成熟期三個(gè)階段。

早期階段即芯片分拆和與之對(duì)應(yīng)的先進(jìn)封裝定義協(xié)議的“散裝化”階段，統(tǒng)一的標(biāo)準(zhǔn)亟待理清和確定；成長(zhǎng)期則是Chiplet芯片部分單元在工藝上進(jìn)行迭代并尋找最優(yōu)解的階段，這時(shí)，工藝和互聯(lián)標(biāo)準(zhǔn)也在快速逐步成型和統(tǒng)一；曾克強(qiáng)預(yù)計(jì)，到2027年左右Chiplet生態(tài)才會(huì)真正進(jìn)入“IP硬化時(shí)代”，彼時(shí)會(huì)誕生一批針對(duì)Chiplet技術(shù)應(yīng)運(yùn)而生的Fabless公司，有源基板供應(yīng)商、支持集成Chiplet的EDA公司等等，圍繞Chiplet產(chǎn)業(yè)的IP生態(tài)圈將會(huì)更加立體和豐滿，相關(guān)上下游供應(yīng)商的協(xié)同性也會(huì)更加系統(tǒng)化。

近年來，國(guó)際上的主流Chiplet D2D協(xié)議標(biāo)準(zhǔn)逐漸收斂集中為XSR、BOW、OpenHBI、UCIe等四種。如果我們以帶寬密度、能效比、走線間距、延遲和誤碼率這五大維度綜合評(píng)定這幾種標(biāo)準(zhǔn)的優(yōu)劣，就會(huì)發(fā)現(xiàn)UCIe以較好的帶寬、能效和延遲組合，在產(chǎn)業(yè)界的接受度方面逐漸勝出，它可以定義邏輯 PHY、訓(xùn)練機(jī)制、初始化序列、邊帶和鏈路控制，并且可以重用和繼承成熟的UCIe和CXL生態(tài)系統(tǒng)，得到了眾多設(shè)計(jì)公司、晶圓廠和封裝廠的推崇和支持。

但UCIe對(duì)IP實(shí)現(xiàn)和封裝工藝有更高的要求，并且由于一些客觀原因，如中外工藝代差和國(guó)際大廠標(biāo)準(zhǔn)割裂等，亟需標(biāo)準(zhǔn)本土化的落地。因此，適合國(guó)內(nèi)產(chǎn)業(yè)鏈及需求的互聯(lián)標(biāo)準(zhǔn)CCITA標(biāo)準(zhǔn)應(yīng)時(shí)而生——2022年10月，芯耀輝承接國(guó)家科技部重點(diǎn)研發(fā)專項(xiàng)，作為國(guó)家隊(duì)成員著力推動(dòng)國(guó)內(nèi)Chiplet標(biāo)準(zhǔn)CCITA產(chǎn)業(yè)化。該標(biāo)準(zhǔn)定義了并口和串口，與UCIe保持兼容，同時(shí)在封裝環(huán)節(jié)上，CCITA的Chiplet標(biāo)準(zhǔn)也主要采用國(guó)內(nèi)可實(shí)現(xiàn)的技術(shù)，充分考慮了國(guó)內(nèi)現(xiàn)實(shí)應(yīng)用以及實(shí)際的封裝生產(chǎn)能力。

UCIe的國(guó)際主流化和本土化CCITA標(biāo)準(zhǔn)的應(yīng)勢(shì)而行，此過程讓國(guó)內(nèi)頭部接口IP廠商意識(shí)到國(guó)內(nèi)環(huán)境和生態(tài)制訂自有標(biāo)準(zhǔn)的重要性。純粹的技術(shù)標(biāo)準(zhǔn)只是懸空的樓閣，還需要技術(shù)與商業(yè)模式的緊密結(jié)合才能探索出一條商用落地的可行之路，芯耀輝憑借在接口IP相關(guān)技術(shù)領(lǐng)域的深厚積累，在深度參與制訂CCITA協(xié)議的同時(shí)，也在同步開發(fā)相關(guān)產(chǎn)品。

芯耀輝的武器庫(kù)：從容應(yīng)對(duì)高速Chiplet接口IP諸多挑戰(zhàn)

如前所述，傳統(tǒng)單片集成的SoC因其統(tǒng)一制程之故，芯片上不同的功能模塊需要同步進(jìn)行迭代，導(dǎo)致芯片開發(fā)時(shí)間長(zhǎng)且缺陷數(shù)量多。Chiplet技術(shù)可以實(shí)現(xiàn)功能切分，將制程差異化且部分單元工藝做選擇性迭代，可以加速產(chǎn)品的上市周期，減少重新流片和封裝的次數(shù)，進(jìn)而降低了芯片企業(yè)資金投入成本和研制風(fēng)險(xiǎn)。換言之，Chiplet可以對(duì)芯片上部分單元在工藝上進(jìn)行最優(yōu)迭代，針對(duì)不同功能選擇最合適的工藝制程，在這種范導(dǎo)性技術(shù)路線的指引下，延伸出了同構(gòu)（聚合系統(tǒng)）和異構(gòu)（分割系統(tǒng)）兩種商用實(shí)地用例。

“同構(gòu)”通過高速接口IP的實(shí)現(xiàn)和先進(jìn)封裝，以相同的Die設(shè)計(jì)實(shí)現(xiàn)計(jì)算能力的擴(kuò)展，適用于CPU、TPU、AI SoC等低延遲和低誤碼率的應(yīng)用場(chǎng)景；而“異構(gòu)”則是將芯片的功能做差異化的拆分，做到“異”和“構(gòu)”的有機(jī)結(jié)合——負(fù)責(zé)高算力和性能的先進(jìn)工藝的Die和負(fù)責(zé)特色功能的成熟制程的Die被封裝在一起。這兩種最典型的實(shí)用案例可以通過AMD服務(wù)器CPU Epyc系列具體而微地得到展現(xiàn)。

第一代AMD EYPC利用同構(gòu)的方法聚合了4個(gè)設(shè)計(jì)原理相同的Die，4個(gè)Die均采用了7nm制程，通過多個(gè)Die的互聯(lián)構(gòu)建了可擴(kuò)展系統(tǒng)，在降低單一芯片的復(fù)雜性的同時(shí)提高了計(jì)算能力和制造成功率；而在第二代EYPC將芯片功能拆分為CCD運(yùn)算Die（Compute Core Die）和IO Die，前者負(fù)責(zé)高性能計(jì)算，后者負(fù)責(zé)特定功能，實(shí)現(xiàn)了不同先進(jìn)、成熟工藝芯片的巧妙融合。

高速接口和先進(jìn)封裝雙軌并驅(qū)，一顆大芯片通過同構(gòu)或者異構(gòu)的方法論融合了多個(gè)Die，實(shí)現(xiàn)了算力的擴(kuò)展，也對(duì)接口的可移植性、標(biāo)準(zhǔn)化、兼容性，以及低延時(shí)和低誤碼率提出了更高的要求。以AMD和聯(lián)發(fā)科為代表的Chiplet技術(shù)先鋒派，勢(shì)必會(huì)帶動(dòng)高速接口IP供應(yīng)商和封測(cè)廠的進(jìn)一步協(xié)同發(fā)展。

雖然說Chiplet技術(shù)已成為半導(dǎo)體產(chǎn)業(yè)在摩爾定律逐漸減緩下的共識(shí)性選擇，但時(shí)至今日，它依然面臨著諸多挑戰(zhàn)。以芯耀輝為代表的高速IP接口供應(yīng)商認(rèn)識(shí)到，Chiplet并非一個(gè)獨(dú)立的技術(shù)點(diǎn)，而是一個(gè)復(fù)雜的綜合技術(shù)體系，需要整個(gè)產(chǎn)業(yè)鏈各方面的共同努力，這項(xiàng)技術(shù)的持續(xù)推進(jìn)有賴于整個(gè)產(chǎn)業(yè)鏈的協(xié)同發(fā)展。

芯耀輝董事長(zhǎng)曾克強(qiáng)在采訪時(shí)表示，Chiplet發(fā)展的挑戰(zhàn)，可以歸納為微電子層面上的純技術(shù)挑戰(zhàn)，以及生態(tài)系統(tǒng)的挑戰(zhàn)兩個(gè)維度。首先，Chiplet本身整合要求高密度、大帶寬布線的先進(jìn)封裝技術(shù)，其中涉及到多個(gè)Chiplet之間的布線數(shù)量和封裝材料升級(jí)，會(huì)造成材料數(shù)量種類提升造成的物料不匹配問題等等，純技術(shù)挑戰(zhàn)還包括了片間的D2D傳輸，要求面積小，功耗低高帶寬的高速接口設(shè)計(jì)，同時(shí)業(yè)界也需要建立一個(gè)標(biāo)準(zhǔn)化的規(guī)范以解決不同芯片之間的通信困難問題等等。

第二個(gè)大的挑戰(zhàn)和設(shè)計(jì)方法及系統(tǒng)架構(gòu)硬相關(guān)，Chiplet所帶來的系統(tǒng)分割設(shè)計(jì)，所對(duì)應(yīng)的是將完整的大系統(tǒng)劃分為多個(gè)Chiplet的設(shè)計(jì)驗(yàn)證過程和方法，這需要與EDA工具的協(xié)同工作，同時(shí)也需要完整的設(shè)計(jì)方法學(xué)，以確保拆分的有效性。

哲人有諺：密涅瓦的貓頭鷹只有在黃昏后才會(huì)起飛。產(chǎn)業(yè)競(jìng)爭(zhēng)并不總是一個(gè)從基礎(chǔ)研究向產(chǎn)業(yè)化順序展開的進(jìn)程，強(qiáng)大的下游產(chǎn)業(yè)化能力，往往也會(huì)反向影響基礎(chǔ)技術(shù)路線的走向。多種技術(shù)因素讓客戶有了在權(quán)衡D2D和C2C技術(shù)路線時(shí)會(huì)有具象化的參照系，如芯片系統(tǒng)性能需求（如延遲、能耗、總帶寬等）、芯片物理實(shí)現(xiàn)限制（如芯片面寬、bump pitch）以及封裝選擇和設(shè)計(jì)限制（如封裝層數(shù)、封裝厚度、線寬線距等）。

芯耀輝作為國(guó)內(nèi)領(lǐng)先的先進(jìn)接口IP供應(yīng)商，具備完整的D2D（Die to Die）和C2C（Chip to Chip）解決方案。在Chiplet技術(shù)框架下，芯耀輝提供了能夠滿足不同封裝、互連和應(yīng)用需求的多維度，全方位的解決方案，不斷滿足客戶對(duì)最佳性能和靈活性的需求，具體到Chiplet D2D解決方案，無論是長(zhǎng)距離的互連、超短距離的高速通信，還是不同封裝層次的需求，芯耀輝均可精準(zhǔn)匹配用戶應(yīng)用場(chǎng)景。

在中長(zhǎng)距離互聯(lián)方面，芯耀輝可提供針對(duì)長(zhǎng)距離的PCB和芯片之間、芯片與芯片之間的互連而設(shè)計(jì)的“l(fā)ong range”解決方案，在超短距離高速互連方面，芯耀輝的112G的XSR（Chiplet間超短距離互連）解決方案可獨(dú)當(dāng)一面，它在芯片與芯片之間的緊密互連中有著出色的表現(xiàn)。尤其值得一提的是，芯耀輝的D2D UCIe產(chǎn)品已經(jīng)實(shí)現(xiàn)了迭代，從UCIe 8G演進(jìn)到了UCIe 16G，能夠在各種先進(jìn)封裝中展現(xiàn)出色的性能，它支持RISC-V MCU Based Firmware training架構(gòu)，可獨(dú)立完成PHY的初始化、參數(shù)協(xié)商和training以及ATE測(cè)試，支持周期性的PVT補(bǔ)償及校準(zhǔn)機(jī)制，同時(shí)該解決方案還具有優(yōu)化的通道面寬架構(gòu)，可以適配多種封裝形式和高密度Die間走線。

并非單點(diǎn)突破，芯耀輝在高速接口IP領(lǐng)域的全局性視角

從技術(shù)、市場(chǎng)、用戶、創(chuàng)新等諸多復(fù)雜的要素中，我們可以一窺芯耀輝對(duì)Chiplet接口IP研發(fā)哲學(xué)的整體性方法論和多維立體性視角。具體來講，這種視角可以從芯片設(shè)計(jì)、系統(tǒng)設(shè)計(jì)和生產(chǎn)測(cè)試三個(gè)維度加以表達(dá)。

打造一系列有競(jìng)爭(zhēng)力的Chiplet 接口IP解決方案，必須把Chiplet技術(shù)理解為一個(gè)完整的系統(tǒng)設(shè)計(jì)。芯耀輝除了PHY IP外，解決方案還包括PHY、控制器和將PHY及控制器集成在一起的子系統(tǒng)。同時(shí)，芯耀輝還提供Interposer設(shè)計(jì)、封裝設(shè)計(jì)、PCB設(shè)計(jì)和3D封裝仿真等技術(shù)支持，以及完整的測(cè)試方案，多方位支撐客戶Chiplet產(chǎn)品的高效運(yùn)行，實(shí)現(xiàn)高性能、低功耗、低延遲，幫助不同的客戶都能得到適合自己的最佳PPA的需求。

為了加快客戶芯片上市時(shí)間和一次流片成功率，芯耀輝并沒有將Chiplet技術(shù)挑戰(zhàn)性推向系統(tǒng)設(shè)計(jì)和生產(chǎn)測(cè)試以適應(yīng)IP，而是“逆流而上”，在IP設(shè)計(jì)的源頭就來解決這些挑戰(zhàn)。我們可以從企業(yè)應(yīng)對(duì)Chiplet D2D先進(jìn)封裝時(shí)如何保證信號(hào)完整性、電源完整性的應(yīng)對(duì)之策，以及KGD測(cè)試環(huán)節(jié)中以點(diǎn)帶面地理解芯耀輝對(duì)IP技術(shù)knowhow的掌握度。

D2D封裝對(duì)信號(hào)完整性的要求更為緊迫，此過程中為了連接各個(gè)芯片單元，不得不通過眾多Via來穿越深層封裝的線路，帶來了較為嚴(yán)重的信號(hào)crosstalk（串?dāng)_）問題，從而可能導(dǎo)致數(shù)據(jù)的失真和錯(cuò)誤。芯耀輝建立了發(fā)射器、接收器、通道綜合模型，模擬真實(shí)通道的頻率響應(yīng)。這有助于更好地將頻率響應(yīng)參數(shù)應(yīng)用于Chiplet模型，有望為解決這一問題帶來重要價(jià)值；與信號(hào)完整性有著密切關(guān)聯(lián)的是電源的完整性，芯耀輝以on-die-cap（ODC）這一在高速接口設(shè)計(jì)中扮演關(guān)鍵角色的元件作為切入口，通過巧妙的電源鏈路設(shè)計(jì)和對(duì)ODC的優(yōu)化運(yùn)用，確保了對(duì)整個(gè)系統(tǒng)的穩(wěn)定運(yùn)行，為客戶提供了完整的支持和服務(wù)。

此外，為了保證客戶的時(shí)序收斂，芯耀輝的“硬核技術(shù)”還包括了對(duì)KGD(Know Good Die)測(cè)試的融合。先進(jìn)封裝體系下多Die互聯(lián)，沒法像常規(guī)芯片一樣放探針來確定里面的Die是否正常工作或者D2D互聯(lián)是否出現(xiàn)短路，芯耀輝的PHY提供了豐富的D2D KGD測(cè)試功能，與ATE供應(yīng)商實(shí)現(xiàn)了高質(zhì)量共頻聯(lián)動(dòng)，優(yōu)化了芯片的流片成本，著重于客戶的一次性量產(chǎn)需求，加速了產(chǎn)品上市時(shí)間。

賦能產(chǎn)業(yè)數(shù)字化，芯耀輝ESG的多維展現(xiàn)

高端半導(dǎo)體IP和EDA工具是銜接集成電路設(shè)計(jì)、制造和封測(cè)的關(guān)鍵紐帶，同時(shí)也是數(shù)字產(chǎn)業(yè)化倒金字塔的“底座”，半導(dǎo)體IP產(chǎn)業(yè)以幾十億美元的全球產(chǎn)值撬動(dòng)的是金字塔頂端數(shù)萬億級(jí)別的數(shù)字經(jīng)濟(jì)。三年多以來，芯耀輝打造了一系列全面的國(guó)產(chǎn)先進(jìn)工藝完成IP解決方案，在高性能計(jì)算、人工智能、5G、物聯(lián)網(wǎng)、消費(fèi)電子等多個(gè)領(lǐng)域都能提供一站式接口IP解決方案，賦能各個(gè)領(lǐng)域SoC國(guó)產(chǎn)浪潮和數(shù)字化。尤其值得一提的是，自今年6月起，芯耀輝已連續(xù)獲得由SGS頒發(fā)的ISO 26262:2018 ASIL D車規(guī)級(jí)功能安全流程認(rèn)證以及MIPI CDPHY TX、MIPI CDPHY RX和PCIe 3 PHY的功能安全產(chǎn)品認(rèn)證證書，是國(guó)內(nèi)唯一能夠提供符合車規(guī)認(rèn)證標(biāo)準(zhǔn)的國(guó)產(chǎn)接口IP廠商，在助力車規(guī)級(jí)IP上車方面，芯耀輝的每一次突破都代表了國(guó)內(nèi)該賽道的“鑿空之舉”。

自2020年6月芯耀輝成立以來，從產(chǎn)品研發(fā)、標(biāo)準(zhǔn)制定等等，每一次里程碑式的大事記，既是企業(yè)ESG的自身呈現(xiàn)，也是更宏觀視野下的國(guó)產(chǎn)半導(dǎo)體IP企業(yè)具體鮮活的微觀史。如前所述，芯耀輝判斷，在Chiplet生態(tài)發(fā)展的高級(jí)階段，IP供應(yīng)商須面臨著重要的角色轉(zhuǎn)變——有潛力演變?yōu)镃hiplet供應(yīng)商，不但需具備高端芯片的設(shè)計(jì)能力，還要有多品類的IP布局和平臺(tái)化的運(yùn)作能力。為了符合IP產(chǎn)業(yè)核心競(jìng)爭(zhēng)力的內(nèi)在要求，芯耀輝朝著這一方向布局未來不斷突破，這也是芯耀輝ESG秉承多維發(fā)展之路，作為Chiplet技術(shù)之“燃燈者”的題中之義。