標準單元的verilog描述之觸發(fā)器

帶復(fù)位的SR觸發(fā)器

圖1是基本SR觸發(fā)器及其真值表。

圖1??基本SR觸發(fā)器及其真值表

圖2?異步復(fù)位SR觸發(fā)器的verilog描述

圖2的SR觸發(fā)器在圖1的基本SR觸發(fā)器的基礎(chǔ)上添加了異步復(fù)位，所以多了一個rst信號，當rst為高電平，則SR觸發(fā)器復(fù)位到0。當rst為低電平時，那么此時該觸發(fā)器的功能和基本SR觸發(fā)器一致。

另外該module將SR觸發(fā)器中的S和R信號合并為一個2bit位寬的一個信號input [1:0] sr，在綜合工具編譯的時候應(yīng)該會編譯成sr[0]和sr[1]（高低位）。

帶復(fù)位的JK觸發(fā)器

JK觸發(fā)器是數(shù)字電路觸發(fā)器中的一種基本電路單元。JK觸發(fā)器具有置0、置1、保持和翻轉(zhuǎn)功能。在各類集成觸發(fā)器中，JK觸發(fā)器的功能最為齊全。在實際應(yīng)用中，它不僅有很強的通用性，而且能靈活地轉(zhuǎn)換其他類型的觸發(fā)器。由JK觸發(fā)器可以構(gòu)成D觸發(fā)器和T觸發(fā)器。

圖3?基本JK觸發(fā)器

圖4?基本JK觸發(fā)器真值表

圖5?帶復(fù)位的JK觸發(fā)器的verilog描述

該JK觸發(fā)器module描述與上述的SR觸發(fā)器類似，唯一的區(qū)別在于真值表的不同。

D觸發(fā)器

D觸發(fā)器是常用的觸發(fā)器，時鐘高電平下，D端數(shù)據(jù)賦值給Q端。

圖6?D觸發(fā)器verilog描述

T觸發(fā)器

圖7是基本T觸發(fā)器。

圖7?T觸發(fā)器

圖8?T觸發(fā)器的verilog描述

主從觸發(fā)器

主從是串聯(lián)連接的兩個觸發(fā)器的組合，其中一個充當主機，另一個充當從機。每個觸發(fā)器都連接一個互補的時鐘脈沖，即如果時鐘脈沖處于高電平狀態(tài)，則主觸發(fā)器處于使能狀態(tài)，從觸發(fā)器處于禁用狀態(tài)，如果時鐘脈沖為低電平，主觸發(fā)器處于禁用狀態(tài)，從觸發(fā)器處于啟用狀態(tài)。主從觸發(fā)器也稱為脈沖觸發(fā)器，因為在此操作模式下，觸發(fā)器可以通過 CLK 脈沖啟用或禁用。

圖9?主從觸發(fā)器

圖10?主從觸發(fā)器verilog描述

在主從觸發(fā)器中我們可以看到，verilog描述提前定義了一個基本D觸發(fā)器，并在描述中調(diào)用了兩次該module。主從觸發(fā)器中的主觸發(fā)器的輸入pin從module端口定義，從觸發(fā)器的輸入pin用wire變量定義。