空間應(yīng)用的電路設(shè)計必須解決影響專用集成電路(ASIC)性能的惡劣輻射環(huán)境。如果單個高能粒子撞擊敏感的電路節(jié)點,就會破壞集成電路。隨著特征尺寸的縮小和時鐘速度的提高,影響變得更加顯著。半導(dǎo)體制造商有多種技術(shù)來減少或消除單事件效應(yīng)(SEE)。一些解決方案包括工藝修改,以減少(但不能消除)SEE。在這里,我們將回顧設(shè)計強化輻射(RHBD)方法,以提高對單事件干擾的免疫力:三模冗余(TMR)和自恢復(fù)邏輯(SRL)。這兩種方法都具有相似的特性,可以為asic中的單事件干擾(seu)提供容錯。然而,本文揭示了SRL設(shè)計在seu耐受性、系統(tǒng)性能、晶體管數(shù)量和功率方面遠遠超出了TMR。
簡而言之,對于要求容錯、性能和低功耗的RHBD設(shè)計,SRL是超越TMR的一步。最后,在本文的結(jié)論中,表明傳統(tǒng)的SEU容差設(shè)計無法在高速運行的電路中提供SEU容差;因此,如果需要SEU容忍度,只有兩種選擇:TMR和SRL。SRL在此被證明是優(yōu)越的。