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本課程已連載完成，第一部分共37小節(jié)，第二部分請(qǐng)見目錄。

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課程介紹：

無論是數(shù)字IC設(shè)計(jì)，還是FPGA開發(fā)，Verilog都是最基本、最重要的必備技能。而任何一門編程語言的掌握，都不是啃啃語法書，動(dòng)動(dòng)腦門兒這么簡單的，更何況Verilog這么一門基于硬件的獨(dú)特語言。由于它最終所實(shí)現(xiàn)的數(shù)字電路，具備著硬件與生俱來的并行性，所以Verilog的設(shè)計(jì)思想與思維方式和絕大多數(shù)基于軟件的編程語言截然不同。而Verilog的設(shè)計(jì)和驗(yàn)證，也具備一套獨(dú)特的開發(fā)方式，沒有哪個(gè)復(fù)雜的Verilog設(shè)計(jì)可以寫寫代碼就直接在板子上調(diào)試起來了。“種的是什么，收的也是什么”，一開始輸入的每一行Verilog代碼，已經(jīng)決定了最終所實(shí)現(xiàn)電路的功能和性能水平；仿真是Verilog開發(fā)中非常重要而有效的驗(yàn)證手段，各種代碼本身的bug都可以在仿真過程中逐一暴露、定位然后解決。

Verilog的學(xué)習(xí)沒有什么捷徑，什么“速成班”都是假的，Gladwell前輩的1萬小時(shí)定律才是真的，沒有大量時(shí)間和精力堆砌的空中樓閣遲早是要破滅的。因此，特權(quán)同學(xué)帶著過去10余年1萬小時(shí)的積累和總結(jié)，希望能帶著大家一步一個(gè)腳印，腳踏實(shí)地的在Vivado和Modelsim兩個(gè)主流的工具中完成Verilog的設(shè)計(jì)和驗(yàn)證。

FPGA或Verilog的視頻教程有很多了，但是能下功夫“陪著”初學(xué)者一行一行敲代碼的卻“踏破鐵鞋無覓處”，而這樣一門實(shí)操性非常強(qiáng)的技能的掌握，絕對(duì)離不開動(dòng)手練習(xí)。在這個(gè)教程中，會(huì)盡可能從無到有輸入每一行代碼、執(zhí)行每一個(gè)操作，不錯(cuò)過每一個(gè)設(shè)計(jì)的細(xì)節(jié)；在看完每一個(gè)視頻，希望好學(xué)的您也能動(dòng)手如法炮制一遍，并且利用課后練習(xí)題再做一遍鞏固。整個(gè)視頻課程的安排有一定的隨意性，很多語法都是現(xiàn)學(xué)現(xiàn)用，以練代講，也談不上非常系統(tǒng)，但是只要您按著課程的設(shè)定逐個(gè)的往下學(xué)，相信您一定會(huì)慢慢的愛上Verilog，著迷于Modelsim的仿真驗(yàn)證！如果真的是這樣，那么這個(gè)課程的目的也就達(dá)到了。

課程目錄：

（課程已連載完成，進(jìn)階版→《【特權(quán)同學(xué)Verilog邊碼邊學(xué)】數(shù)字圖像處理視頻教程系列1：圖像采集與顯示設(shè)計(jì)》）

Lesson01? ?Vivado下載與安裝

Lesson02 Notepad++安裝與設(shè)置

Lesson03 Modelsim安裝配置與庫編譯

Lesson04 Modelsim自動(dòng)仿真環(huán)境搭建

Lesson05 組合邏輯與時(shí)序邏輯

Lesson06 分頻計(jì)數(shù)器設(shè)計(jì)

Lesson07 使能時(shí)鐘設(shè)計(jì)

Lesson08 基于Xilinx BUFGCE原語的門控時(shí)鐘設(shè)計(jì)

Lesson09 理解FPGA設(shè)計(jì)的并行性

Lesson10 同步復(fù)位與異步復(fù)位