Xilinx Spartan 6的DDR3原理圖+用戶手冊(cè)

制作日志：

/****************************2016-07-10 更新*********************************/
經(jīng)過不知道多少個(gè)工作日空余時(shí)間和周末業(yè)余時(shí)間，終于大致設(shè)計(jì)板子浮出水面，等待后續(xù)檢查。
板子采用4層PCB，層疊情況：Top -> GND -> Power -> Bottom板子芯片情況：
(1) FPGA: Xilinx Spartan6系列的XC6SLX16-FTG256
(2) DDR3: Micron的MT41J128M16，2Gbit存儲(chǔ)容量
(2) 電源：采用2片Onsemi的NCP1529分別為FPGA Core 1.2V和DDR3 1.5V提供電源

/****************************2016-07-18 更新*********************************/
PCB打樣回來了，5mil/5mil的線寬線距，10mil的過孔，花了我好多大洋！??！趕緊貼板子去了?。?br />貼完再上照。

/****************************2016-07-19 更新*********************************/
搞了一個(gè)上午,終于搞定第一個(gè)板子,FPGA的1.2V VDDCore電壓，1.5V的DDR3供電電壓，
VREF的0.75V電壓都OK。往FPGA內(nèi)部下載點(diǎn)燈程序OK，往SPI FLASH固化程序也OK。
下一步，DDR3 的MCB實(shí)現(xiàn)。

/****************************2016-07-23 更新*********************************/
經(jīng)測(cè)試，第一版的DDR3可以正常穩(wěn)定運(yùn)行在400MHz，全地址空間讀寫數(shù)據(jù)無任何問題。
現(xiàn)在開始準(zhǔn)備第二版，打算生成100個(gè)pcb，并且會(huì)將阻焊顏色由綠色改為黑色。
具體設(shè)計(jì)細(xì)節(jié)和第一版的區(qū)別如下：
(1) IO引腳數(shù)量由原來的80個(gè)增加到86個(gè)IO；
(2) 所有引出的差分線盡量保持等長(zhǎng)；
(3) 電容部分進(jìn)行了改進(jìn)，每個(gè)DC/DC輸出都增加了鋁電解電容，增加可靠性，鋁電解電容都放在背面。
下面是第二版的圖片：

/****************************2016-07-26 完成*********************************/
2Gbit全地址空間測(cè)試完成，用的是Xilinx提供的MCB IP硬核，附件是原理圖和說明書，歡迎下載。