數(shù)字全流程方案應(yīng)對(duì)先進(jìn)工藝設(shè)計(jì)“攔路虎”

半導(dǎo)體行業(yè)正在經(jīng)歷一場(chǎng)復(fù)興，人工智能、5G、自動(dòng)駕駛、超大規(guī)模計(jì)算和工業(yè)物聯(lián)網(wǎng)等市場(chǎng)的強(qiáng)勁增長(zhǎng)，需要芯片具備更強(qiáng)的算力、更多的功能、更快的數(shù)據(jù)傳輸速度，且更加智能，這一趨勢(shì)永無(wú)止境。但面對(duì)當(dāng)前動(dòng)輒數(shù)百億顆晶體管的芯片規(guī)模，設(shè)計(jì)芯片面臨的挑戰(zhàn)正變得更加巨大且不可預(yù)測(cè)。其中，又以電源完整性（Power Integrity, PI）和信號(hào)完整性（Signal Integrity, SI）最具代表性。

日前，專注于人工智能領(lǐng)域云端算力的燧原科技（Enflame）就宣布采納Cadence Tempus電源完整性解決方案，用于開(kāi)發(fā)面向數(shù)據(jù)中心的先進(jìn)節(jié)點(diǎn)人工智能（AI）芯片。公開(kāi)數(shù)據(jù)顯示，Tempus電源完整性解決方案助力燧原科技在不影響簽核質(zhì)量的前提下降低IR壓降的設(shè)計(jì)裕度，對(duì)比傳統(tǒng)基于矢量的IR感知靜態(tài)時(shí)序分析（STA），敏感器件傳播路徑分析覆蓋率提高40%。

Tempus（圖片：Cadence）

IR壓降引發(fā)的“雪崩效應(yīng)”

“先進(jìn)節(jié)點(diǎn)環(huán)境下，IR壓降對(duì)時(shí)序分析有很大影響?！膘菰萍夹酒呒?jí)總監(jiān)柴菁表示，為了確保AI芯片設(shè)計(jì)達(dá)到最高的可靠性，設(shè)計(jì)人員不但需要精確的進(jìn)行IR壓降分析，還需要設(shè)計(jì)工具能夠自動(dòng)檢測(cè)并修復(fù)IR壓降問(wèn)題，實(shí)現(xiàn)更快的開(kāi)發(fā)時(shí)間和PPA獲益，避免流片前的失效。

IR壓降分析是一項(xiàng)關(guān)鍵的簽核技術(shù)，這是毋庸置疑的。但有意思的是，在傳統(tǒng)的設(shè)計(jì)流程或是成熟工藝?yán)?，供電完整性?wèn)題其實(shí)并沒(méi)有得到如此之高的重視。通常情況下，設(shè)計(jì)人員會(huì)在整個(gè)設(shè)計(jì)流程的收尾階段進(jìn)行供電完整性驗(yàn)證，如果出現(xiàn)了較大的IR壓降問(wèn)題再著手進(jìn)行修復(fù)。

但在先進(jìn)節(jié)點(diǎn)和日趨復(fù)雜的芯片架構(gòu)環(huán)境下，一方面，如果布線的供電電壓出現(xiàn)明顯降低，將導(dǎo)致與之相連的邏輯單元性能下降，并由此引發(fā)“雪崩效應(yīng)”，導(dǎo)致整個(gè)模塊性能下降。另一方面，由于熱密度在逐漸變大，導(dǎo)致局部IR壓降的不確定性也在變大，如果仍然在流程末尾才進(jìn)行供電完整性分析，出現(xiàn)芯片設(shè)計(jì)無(wú)法修復(fù)的現(xiàn)象將成為大概率事件。

除此之外，面對(duì)一些針對(duì)高性能項(xiàng)目，設(shè)計(jì)師還要關(guān)注局部關(guān)鍵路徑的時(shí)序狀況，這和傳統(tǒng)時(shí)序分析中的全局時(shí)序分析又有所不同。因?yàn)榧幢銓⒄w供電電壓降低10%（相比之下，IR壓降通常以5%為臨界點(diǎn)），也很難尋找出那些因IR壓降問(wèn)題而讓時(shí)序變得敏感的路徑，而這些恰恰是影響一顆高性能芯片能否達(dá)到設(shè)計(jì)目標(biāo)的關(guān)鍵所在。

如果再具體到數(shù)字設(shè)計(jì)和簽核工具上，以Cadence為例，針對(duì)信號(hào)完整性問(wèn)題，Cadence推出了Tempus時(shí)序分析工具；針對(duì)供電完整性問(wèn)題，Voltus功耗分析工具可以勝任。在先進(jìn)工藝設(shè)計(jì)中，兩個(gè)分析工具之間的反復(fù)切換看似沒(méi)有什么問(wèn)題，但實(shí)際上，由于兩者是分別進(jìn)行計(jì)算和修復(fù)，常常會(huì)導(dǎo)致出現(xiàn)“按下葫蘆起了瓢”的現(xiàn)象，很難同時(shí)兼顧時(shí)序和供電問(wèn)題，導(dǎo)致反復(fù)修改，浪費(fèi)時(shí)間。

雙引擎找到電壓降的最優(yōu)路徑

于是，在2019年11月，Cadence發(fā)布了Tempus電源完整性解決方案，這是業(yè)界率先推出的靜態(tài)時(shí)序/信號(hào)完整性和電源完整性分析工具，幫助工程師在7nm及更小節(jié)點(diǎn)創(chuàng)建可靠設(shè)計(jì)。

Tempus電源完整性解決方案集成了業(yè)界廣泛使用的Cadence Tempus時(shí)序簽核解決方案與Voltus IC電源完整性解決方案，為簽核流程提供了實(shí)時(shí)電壓降協(xié)同仿真。使用這款工具，用戶可以在不犧牲簽核質(zhì)量的前提下大幅降低IR壓降設(shè)計(jì)余量，優(yōu)化功耗和面積，減少工程量并加快設(shè)計(jì)收斂。早期使用案例表明，Tempus電源完整性解決方案可以正確識(shí)別IR壓降錯(cuò)誤，在流片前預(yù)防出現(xiàn)硅片故障，并將硅片最大頻率提高10％。

該工具的其他主要優(yōu)勢(shì)還包括：

• 降低IR壓降設(shè)計(jì)余量，優(yōu)化功耗和面積；

• 用專有的無(wú)激勵(lì)算法識(shí)別電壓敏感路徑：將靈敏度分析與通過(guò)機(jī)器學(xué)習(xí)（ML）技術(shù)開(kāi)發(fā)的專有算法相結(jié)合，有效識(shí)別最有可能受到IR壓降影響的關(guān)鍵路徑。Tempus電源完整性解決方案可以高效提高IR壓降分析覆蓋范圍，無(wú)需額外且耗時(shí)的外部激勵(lì)輸入；

• 智能激勵(lì)生成和IR壓降時(shí)序影響的直接計(jì)算減少了對(duì)更大安全余量的需求，從而優(yōu)化功耗和面積；

• 全面的簽核覆蓋：自動(dòng)創(chuàng)建激勵(lì)以實(shí)現(xiàn)完全覆蓋，同時(shí)搜索電壓敏感路徑上的潛在故障，從而提高簽核IR壓降分析的可靠性；

• 查找并修復(fù)潛在的IR壓降故障：電壓敏感高風(fēng)險(xiǎn)故障場(chǎng)景的預(yù)知性能夠幫助設(shè)計(jì)人員在設(shè)計(jì)早期發(fā)現(xiàn)潛在問(wèn)題并自動(dòng)修復(fù)。

在隨后的2020年3月，Cadence又發(fā)布已經(jīng)過(guò)數(shù)百次先進(jìn)工藝節(jié)點(diǎn)成功流片驗(yàn)證的新版Cadence數(shù)字全流程，支持機(jī)器學(xué)習(xí)（ML）功能的統(tǒng)一布局布線和物理優(yōu)化引擎等多項(xiàng)業(yè)界首創(chuàng)技術(shù)，吞吐量最高提升3倍，PPA最高提升20%。細(xì)化到優(yōu)化簽核收斂方面，數(shù)字全流程采用統(tǒng)一的設(shè)計(jì)實(shí)現(xiàn)，時(shí)序簽核及電壓降簽核引擎，通過(guò)所有物理，時(shí)序和可靠性目標(biāo)設(shè)計(jì)的同時(shí)收斂來(lái)增強(qiáng)簽核性能，幫助用戶降低設(shè)計(jì)裕度，減少迭代。

而為了更好的推進(jìn)RTL-to-GDS全流程自動(dòng)優(yōu)化，提高整個(gè)設(shè)計(jì)團(tuán)隊(duì)的工作效率，尤其是解決初學(xué)者在設(shè)計(jì)工作中遇到的巨大挑戰(zhàn)。2021年7月，Cadence在自身廣泛數(shù)字解決方案中增加了首款基于機(jī)器學(xué)習(xí)的設(shè)計(jì)工具Cerebrus，與Genus Synthesis Solution綜合解決方案、Innovus Implementation System設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)、Tempus Timing Signoff Solution時(shí)序簽核解決方案中的數(shù)十步流程實(shí)現(xiàn)無(wú)縫對(duì)接，實(shí)現(xiàn)了更快的流程優(yōu)化。

結(jié)語(yǔ)：

選擇7nm及以下的先進(jìn)設(shè)計(jì)，都是為了最求更高的頻率、更低的功耗或更小的面積。為了在不超出功耗限制或妥協(xié)電源完整性的前提下達(dá)到高頻率需求，電氣和物理簽核收斂必須足夠精確。

因此，在過(guò)去幾年里，從Genus綜合解決方案提供的RTL綜合平臺(tái)，到面向先進(jìn)節(jié)點(diǎn)設(shè)計(jì)的Innovus設(shè)計(jì)實(shí)現(xiàn)平臺(tái)，再到流程下游的電氣簽核技術(shù)（包括Tempus時(shí)序簽核解決方案的靜態(tài)時(shí)序分析功能、面向電源及IR壓降簽核的Voltus IC定制化電源完整性解決方案）和Pegasus驗(yàn)證系統(tǒng)，Cadence對(duì)由設(shè)計(jì)實(shí)現(xiàn)和簽核技術(shù)組成的數(shù)字全流程進(jìn)行了全面的重新開(kāi)發(fā)，以應(yīng)對(duì)先進(jìn)節(jié)點(diǎn)設(shè)計(jì)帶來(lái)的挑戰(zhàn)。目前，Cadence數(shù)字全流程在所有先進(jìn)FinFET節(jié)點(diǎn)被廣泛采納，7nm及以下節(jié)點(diǎn)已成功流片200+。