當(dāng)制程向2-3nm挺近，ATE設(shè)備將面臨“時(shí)間和良率”雙重挑戰(zhàn)

近日，SEMI發(fā)布了一組有關(guān)半導(dǎo)體設(shè)備銷(xiāo)售額的統(tǒng)計(jì)數(shù)據(jù)和預(yù)測(cè)：“預(yù)計(jì)2021年原始設(shè)備制造商總銷(xiāo)售額將突破1000 億美元大關(guān)，達(dá)到1030億美元，比2020年的行業(yè)紀(jì)錄（710億美元）增加44.7%，到2022年全球半導(dǎo)體設(shè)備市場(chǎng)將擴(kuò)大到1140億美元。”這組數(shù)據(jù)表明，這兩年的缺芯大環(huán)境帶來(lái)了晶圓廠的短時(shí)急劇擴(kuò)張，半導(dǎo)體設(shè)備總需求量也隨之增加。

通常，半導(dǎo)體設(shè)備根據(jù)所處的半導(dǎo)體工藝環(huán)節(jié)的不同可分為前道（晶圓廠）和后道（組裝/封裝和測(cè)試），今天我們就來(lái)聊聊處在后道的ATE測(cè)試設(shè)備在芯片制程不斷走向先進(jìn)節(jié)點(diǎn)中的突破與改變。

 
圖 | 半導(dǎo)體測(cè)試設(shè)備在制程前進(jìn)下的三個(gè)階段

?    1990-2000：功能性時(shí)代

上世紀(jì)90年代，當(dāng)時(shí)主流的芯片制程是0.35μm和0.13μm，這個(gè)時(shí)候隨著CMOS工藝的蓬勃發(fā)展，通過(guò)集成模擬功能、數(shù)據(jù)接口等，SoC芯片的功能越來(lái)越強(qiáng)大。原先老的測(cè)試平臺(tái)開(kāi)始不能滿(mǎn)足這種新生的模擬和高速接口測(cè)試的需求，于是ATE測(cè)試機(jī)開(kāi)始了功能性的擴(kuò)展，我們稱(chēng)這個(gè)時(shí)代為“功能性時(shí)代”。

?    2000-2015：資本效率時(shí)代

到了2000-2015年，芯片制程開(kāi)始從0.13μm向90nm、65nm、28nm和14nm演進(jìn)，芯片尺寸越來(lái)越小，芯片上面晶體管的集成度越來(lái)越高，為了適應(yīng)這一變化，芯片對(duì)于測(cè)試專(zhuān)門(mén)設(shè)計(jì)，ATE測(cè)試機(jī)開(kāi)始加強(qiáng)自身的標(biāo)準(zhǔn)化接口和DFT測(cè)試能力，從而滿(mǎn)足SCAN掃描測(cè)試、BIST測(cè)試、標(biāo)準(zhǔn)化接口測(cè)試的需求。

此外，隨著芯片規(guī)模的日趨變大，測(cè)試時(shí)間開(kāi)始拉長(zhǎng)，測(cè)試的成本在整個(gè)芯片售價(jià)之中的比例越來(lái)越高，一次只能測(cè)1顆芯片的單工位測(cè)試變成了芯片成本下降的阻力。于是ATE測(cè)試機(jī)不得不增加板卡上面集成的通道，增強(qiáng)自身的同測(cè)能力，從起先的單工位增加至2工位、4工位和8工位，我們稱(chēng)這個(gè)時(shí)代為“資本效率時(shí)代”。

?    2015-2025：復(fù)雜性時(shí)代

2015年之后，尤其是2020年前后，芯片制程進(jìn)入5nm，甚至2-3nm節(jié)點(diǎn)，這個(gè)時(shí)候情況又開(kāi)始輪回，晶體管數(shù)量的增長(zhǎng)超過(guò)本身可測(cè)試設(shè)計(jì)的技術(shù)。此外，機(jī)臺(tái)多工位測(cè)試也不可能無(wú)限次增加。而與之形成矛盾的是，芯片的生命周期卻越來(lái)越短，消費(fèi)類(lèi)芯片從原來(lái)的2-3年變更為1年，AI芯片和AP高復(fù)雜度芯片開(kāi)始逐年迭代，不同的領(lǐng)域要求ATE測(cè)試機(jī)作出不同復(fù)雜性的調(diào)整，我們稱(chēng)這個(gè)時(shí)代為“復(fù)雜性時(shí)代”。

復(fù)雜性時(shí)代面臨“測(cè)試時(shí)間和良率”的雙重挑戰(zhàn)

隨著先進(jìn)工藝的演進(jìn)，晶體管數(shù)量急劇增加，如果測(cè)試要覆蓋到每個(gè)晶體管的話，芯片測(cè)試時(shí)間就會(huì)相應(yīng)增加。測(cè)試時(shí)間增加根據(jù)芯片類(lèi)型大概可分成兩類(lèi)：

第一類(lèi)是處理器級(jí)別的大數(shù)字芯片，比如DPU，它的最大測(cè)試時(shí)間來(lái)自于Scan和BIST測(cè)試，與2015年相比，現(xiàn)在同樣測(cè)試下的測(cè)試時(shí)間是當(dāng)時(shí)的2.5倍，未來(lái)可能是3倍。

第二類(lèi)是模擬和射頻芯片，它的最大測(cè)試時(shí)間來(lái)自于模擬測(cè)試和Trim測(cè)試，Trim測(cè)試就是在測(cè)試之前內(nèi)部需要先做trim調(diào)整，調(diào)整完之后再對(duì)芯片進(jìn)行測(cè)試，這是額外的時(shí)間支出。

 
圖 | 先進(jìn)工藝帶來(lái)了良率問(wèn)題

除了時(shí)間成本的增加以外，先進(jìn)工藝還會(huì)帶來(lái)Wafer yield的挑戰(zhàn)。當(dāng)工藝尺寸不斷縮減，初次yield對(duì)于wafer來(lái)說(shuō)是不斷下降的。此外，隨著芯片的復(fù)雜化，每顆芯片的Die size不斷增加，失效的概率也隨之增加。當(dāng)這兩個(gè)因素一迭加，以800 mm²的die size wafer為例，初次yield不到10%。

但當(dāng)我們從需求面去看時(shí)，卻是截然相反的。眾所周知，消費(fèi)類(lèi)芯片對(duì)失效率的容忍度是最高的，每百萬(wàn)顆芯片里面大概可以有100顆失效，也就是100個(gè)DPM。但是，從2020年開(kāi)始有一個(gè)趨勢(shì)，越來(lái)越多的消費(fèi)類(lèi)芯片被用到汽車(chē)?yán)锩嫒?，一旦進(jìn)入汽車(chē)場(chǎng)景，對(duì)于失效率的要求就會(huì)指數(shù)型增加，直接掉到10個(gè)DPM以下，甚至有些場(chǎng)景要求1個(gè)DPM。

這兩種看似截然不同的趨勢(shì)，實(shí)則告訴我們的是同一個(gè)需求，那就是ATE測(cè)試機(jī)一定要“測(cè)得準(zhǔn)”。

“工位多”、“測(cè)得快” “測(cè)得準(zhǔn)”，如何保障？

在半導(dǎo)體測(cè)試行業(yè)的人對(duì)泰瑞達(dá)的ATE設(shè)備肯定不陌生，比如測(cè)試偏簡(jiǎn)單芯片的低成本解決方案J750，測(cè)試復(fù)雜SoC芯片的UltraFLEX和UltraFLEXplus，以及測(cè)試功率半導(dǎo)體芯片的Eagle平臺(tái)。值得一提的是，無(wú)論是J750、UltraFLEX還是UltraFLEXplus，用的都是同一套軟件IG-XL。不同測(cè)試平臺(tái)采用同一款軟件的好處是在測(cè)試程序上可以做到兼容，對(duì)于熟悉某一種平臺(tái)的工程師來(lái)說(shuō)，不需要花費(fèi)額外的時(shí)間熟悉一套新的套軟件，提升了工作效率。

下面具體介紹一下UltraFLEXPlus。

得益于獨(dú)創(chuàng)的PACE總線架構(gòu)，UltraFLEXPlus與UltraFLEX對(duì)比，以純數(shù)字芯片為例，單工位測(cè)試效率可以提升10-15%之間不等，且在這種架構(gòu)下的每塊板卡都是模塊化、可升級(jí)的。

 
圖 | PACE架構(gòu)下的算力下放

那什么是PACE架構(gòu)呢？簡(jiǎn)單的理解就是分布式計(jì)算控制下的算力下放，在原來(lái)的控制結(jié)構(gòu)下，每塊板卡的測(cè)量測(cè)試、計(jì)算、數(shù)據(jù)結(jié)果的傳送都是是通過(guò)中間的工作站主控電腦來(lái)完成的，工作負(fù)重大。而對(duì)于新的PACE架構(gòu)來(lái)說(shuō)，依然有一臺(tái)主控電腦，但是會(huì)把真正的板卡控制全部下放到每塊板卡上面，因?yàn)槊繅K板卡上面都有自己獨(dú)立的CPU，在這上面可以完成所有指令的運(yùn)行，最終只要通過(guò)RESULTS BUS傳回主控電腦就可以了。根據(jù)統(tǒng)計(jì)，如果同時(shí)配合IG-XL軟件，可以使工程開(kāi)發(fā)時(shí)間從原來(lái)100%變成80%。

 
圖 | 接口板的Broadside設(shè)計(jì)

此外，UltraFLEXplus還通過(guò)Broadside設(shè)計(jì)，在做大接口板應(yīng)用區(qū)域面積的同時(shí)，由于采用了完全對(duì)稱(chēng)的Layout布局，減少了繞線的幾率，PCB層數(shù)可以從60-70層降到50層左右，降低了加工難度，減少了失效率，保障了信號(hào)完整性和電源功率完整性，從而支持更多工位的同測(cè)。

值得一提的是，這個(gè)芯片測(cè)試接口板是根據(jù)每個(gè)芯片同測(cè)數(shù)需求專(zhuān)門(mén)設(shè)計(jì)的，因?yàn)樾酒枰臄?shù)字通道、電源功率大小都是不一樣的，所以屬于專(zhuān)板專(zhuān)用。

總之，從上一代板卡UltraFLEX到新一代板卡UltraFLEXplus，無(wú)論是數(shù)據(jù)率，測(cè)量精準(zhǔn)度，各方面指標(biāo)都有極大的提升。

 
圖 | UltraFLEXplus Q6、Q12和Q24選擇參考

事實(shí)上，UltraFLEXplus根據(jù)最多容納的數(shù)字通道的不同，可以分為Q6、Q12和Q24，這個(gè)數(shù)字代表的是卡槽數(shù)量，和同測(cè)能力線性相關(guān)。根據(jù)測(cè)試需求的不同，可以選擇對(duì)應(yīng)的ATE測(cè)試機(jī)臺(tái)，比如AI、FPGA，測(cè)試芯片一般選用Q6就足夠了，因?yàn)榱繘](méi)那么大，同測(cè)數(shù)要求不高；相對(duì)的，PMIC、MCU、AP手機(jī)處理器和簡(jiǎn)單數(shù)字芯片的同測(cè)數(shù)就更多一些，通常需要用到Q12；而對(duì)于5nm，甚至下一代2-3nm工藝的AP手機(jī)處理器來(lái)說(shuō)，管腳會(huì)更多，如果要做到12-16工位同測(cè)，可能就要用到Q24。