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研究背景

在信息時代的飛速發(fā)展中，海量數(shù)據(jù)的處理不僅對于芯片算力提出越來越高的要求，不斷累積的數(shù)據(jù)也需要更大、更快、延時更低的存儲介質，三星、海力士等存儲大廠也在不斷推出更高性能、更大容量的固態(tài)存儲設備。

隨著3D NAND容量不斷增加，存儲芯片堆棧數(shù)量也同步增加，這使得在同樣面積區(qū)域內可以實現(xiàn)更高的存儲密度。隨著堆棧層數(shù)一同增加的是通過單次先進刻蝕工藝實現(xiàn)通孔的技術難度，從60-70以上的堆棧層數(shù)開始，英特爾&美光、鎧俠、海力士以及西部數(shù)據(jù)等存儲大廠都轉向了雙堆棧技術，這是一種通過兩次高深寬比接觸*（High Aspect Ratio Contact，以下簡稱HARC）刻蝕來形成垂直通孔結構，但多堆棧技術需要復雜的工藝步驟，在保障單次工藝良率的前提下，三星的單堆棧方案可以縮短工藝步驟、降低量產成本。

圖(a)只進行單次HARC刻蝕的單堆棧工藝

圖(b)需要兩步HARC刻蝕的雙堆棧工藝

在2021年Symposia on VLSI Technology and Circuits上，三星電子Flash工藝架構團隊發(fā)布了單堆棧128層3D NAND最新研究成果，并以“Highly-Reliable Cell Characteristics with 128-Layer Single-Stack 3D-NAND Flash Memory”為題在會上發(fā)表，第一作者及通訊作者為團隊項目負責人樸世?。⊿ejun Park，韓文名???）。

*高深寬比接觸：暫譯名，原文High Aspect Ratio Contact，即深度遠大于直徑的通孔刻蝕，是由三星半導體與Lam Research共同研發(fā)的一種技術，通過HARC可以通過更少的工藝步驟實現(xiàn)同等層數(shù)閃存的制造。

研究內容

在這項研究中，三星電子Flash工藝架構團隊提出了通過單堆棧技術實現(xiàn)128層3D NAND閃存的方法，并在量產3D NAND閃存產品中實現(xiàn)了世界上最小的單元間距。此外，團隊研究了工藝縮放和單堆?？涛g引起的退化問題，并討論了解決方法，通過優(yōu)化工藝窗口，解決了工藝誘導的電池可靠性退化問題。

單堆棧TLC閃存SEM形貌像對比

不同形狀的HARC刻蝕孔

22nm-5nm節(jié)點結構及ATI示意

N22-N3節(jié)點，ATI與STI兩種FinFET器件寄生電容對比

體硅擦除方案的通道孔底部剖面形狀

單元間干擾趨勢的變化

前景展望

憑借先進的HARC蝕刻技術和工藝單元的極大縮小，三星首次成功制造出單堆棧512Gb的TLC 3D V-NAND閃存，未來將量產相應SSD產品，這顯示了單堆棧技術仍有發(fā)展?jié)摿?，一定程度上打消了業(yè)界自2019年來對高層數(shù)單堆棧方案的質疑，也為未來256層及更大層數(shù)的3D-NAND閃存產品的開發(fā)開辟了新的道路和堆棧方案。

團隊介紹

樸世?。⊿ejun Park，韓文名???），三星電子Flash閃存工藝架構團隊負責人，畢業(yè)于韓國延世大學物理學專業(yè)，曾于2016年作為訪問學者赴斯坦福大學研習。2006年至今于三星電子任職，2008-2012年參與了三星2Xnm、2Ynm、1Xnm、第二代32層V-NAND閃存等工藝節(jié)點的開發(fā)工作，15-17年擔任第3/4/5代3D閃存（對應48/64/96層V-NAND）產品/單元結構研發(fā)總工程師，17年至今擔任3D閃存架構研發(fā)項目負責人。

論文原文鏈接：https://ieeexplore.ieee.org/document/9508742