【第二章 STA概念 上】靜態(tài)時(shí)序分析圣經(jīng)翻譯計(jì)劃

2.1 CMOS 邏輯設(shè)計(jì)

2.1.1 基本 MOS 結(jié)構(gòu)

MOS 晶體管（NMOS 和 PMOS）的物理實(shí)現(xiàn)如圖 2-1 所示。源極（source）和漏極（drain）區(qū)域之間的距離（channel length）是 MOS 晶體管的長度，用于構(gòu)建 MOS 晶體管的最小長度即為 CMOS 技術(shù)工藝的最小特征尺寸（feature size）。例如，0.25um 技術(shù)允許制造具有 0.25um 或更大溝道長度的 MOS 晶體管。 通過縮小溝道的幾何形狀，晶體管的尺寸會(huì)變小，這樣就可以在同樣的面積上封裝更多的晶體管。 正如我們將在后面章節(jié)看到的那樣，更小的晶體管尺寸同樣還可以使設(shè)計(jì)以更高的速度運(yùn)行。

圖 2-1

2.1.2 CMOS 邏輯門

CMOS 邏輯門使用 NMOS 和 PMOS 晶體管搭建而成。圖 2-2 給出了 CMOS 反相器（inverter）的示例。CMOS 反相器有兩種穩(wěn)定狀態(tài)，具體取決于輸入的電平狀態(tài)。 當(dāng)輸入 A 為低電平（Vss 或邏輯 0）時(shí)，NMOS 晶體管截止，而 PMOS 晶體管導(dǎo)通，導(dǎo)致輸出 Z 的電平被上拉至邏輯為 1 的 Vdd。當(dāng)輸入 A 為高電平（Vdd 或邏輯 1）時(shí)，NMOS 晶體管導(dǎo)通，而 PMOS 晶體管截止，導(dǎo)致輸出 Z 的電平被下拉至邏輯為 0 的 Vss。在上述兩種狀態(tài)中的任何一種狀態(tài)下，CMOS 反相器都是穩(wěn)定的，不會(huì)從輸入端 A 或電源 Vdd 汲取任何電流。

圖 2-2

CMOS 反相器的特性可以擴(kuò)展到任何 CMOS 邏輯門。在 CMOS 邏輯門中，輸出節(jié)點(diǎn)通過上拉結(jié)構(gòu)（由 PMOS 晶體管構(gòu)成）連接至 Vdd，并通過下拉結(jié)構(gòu)（由 NMOS 晶體管構(gòu)成）連接至 Vss。例如，圖 2-3 展示了一個(gè)兩輸入 CMOS 與非門（nand）。在該例中，上拉結(jié)構(gòu)由兩個(gè)并聯(lián)的 PMOS 晶體管組成，下拉結(jié)構(gòu)由兩個(gè)串聯(lián)的 NMOS 晶體管組成。

圖 2-3

對于任何 CMOS 邏輯門，上拉和下拉結(jié)構(gòu)是互補(bǔ)的。對于邏輯 0 或邏輯 1 的輸入，如果上拉結(jié)構(gòu)開啟，則下拉結(jié)構(gòu)將關(guān)閉；類似地，如果上拉結(jié)構(gòu)關(guān)閉，則下拉結(jié)構(gòu)將開啟。下拉和上拉結(jié)構(gòu)由 CMOS 門實(shí)現(xiàn)的邏輯功能控制。例如，在 CMOS 與非門中，控制下拉結(jié)構(gòu)的功能是“”，即當(dāng) A 和 B 都為邏輯 1 時(shí)下拉被接通。類似地，控制上拉結(jié)構(gòu)的功能是“”，即當(dāng) A 或 B 處于邏輯 0 時(shí)上拉被打開。這些特性確保了控制上拉結(jié)構(gòu)的功能將輸出節(jié)點(diǎn)的邏輯上拉至 Vdd。由于下拉結(jié)構(gòu)由互補(bǔ)函數(shù)控制，因此當(dāng)上拉結(jié)構(gòu)函數(shù)的值為 0 時(shí)，輸出節(jié)點(diǎn)處于邏輯 0。

對于邏輯 0 或邏輯 1 的輸入，由于上拉和下拉結(jié)構(gòu)不能同時(shí)開啟，因此處于穩(wěn)態(tài)的 CMOS 邏輯門不會(huì)對輸入或電源汲取任何電流。CMOS 邏輯的另一個(gè)重要方面是，輸入僅對前一級構(gòu)成容性負(fù)載。

若 CMOS 邏輯門是一個(gè)反相門，這意味著單個(gè)輸入的變化（上升或下降）只能使輸出往相反的方向改變，也就是說，輸出無法與輸入同相變化。但是，可以將 CMOS 邏輯門級聯(lián)起來以實(shí)現(xiàn)更復(fù)雜的邏輯功能。

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2.1.3 標(biāo)準(zhǔn)單元

芯片中的大多數(shù)復(fù)雜功能通常是使用基本構(gòu)建塊（basic building block）來設(shè)計(jì)的，這些基本構(gòu)建塊實(shí)現(xiàn)了簡單的邏輯功能，例如與、或、與非、或非、或與非，與或非以及觸發(fā)器（flip-flop）。這些基本構(gòu)建塊是預(yù)先設(shè)計(jì)的，稱為標(biāo)準(zhǔn)單元（standard cell）。標(biāo)準(zhǔn)單元的功能和時(shí)序已預(yù)先確定，可供設(shè)計(jì)人員使用。然后，設(shè)計(jì)人員可以使用標(biāo)準(zhǔn)單元作為基本構(gòu)建塊來實(shí)現(xiàn)所需的功能。

前面小節(jié)中描述的 CMOS 邏輯門的關(guān)鍵特性適用于所有 CMOS 數(shù)字設(shè)計(jì)。當(dāng)輸入處于穩(wěn)定的邏輯狀態(tài)時(shí)，所有數(shù)字 CMOS 單元的設(shè)計(jì)都能夠保證不從電源汲取電流（漏電流除外）。因此，大多數(shù)功耗與設(shè)計(jì)的功能有關(guān)，并且是由設(shè)計(jì)中 CMOS 單元輸入端的充放電引起的。

什么是邏輯 1 或邏輯 0？在 CMOS 單元中，VIHmin 和 VILmax 這兩個(gè)值定義了范圍：高于 VIHmin 的電壓值被認(rèn)為是邏輯 1，低于 VILmax 的電壓值被認(rèn)為是邏輯 0。如圖 2-4 所示，0.13um 工藝下一個(gè)具有 1.2V Vdd 電源的 CMOS 反相器單元的典型 VILmax 值為 0.465V、VIHmin 值為 0.625V。 VIHmin 和 VILmax 的值是從標(biāo)準(zhǔn)單元的直流傳輸特性中得出的。直流傳輸特性會(huì)在接下去的 6.2.3 節(jié)中有更詳細(xì)的描述。

圖 2-4

2.2 CMOS 單元建模

如果一個(gè)單元的輸出引腳驅(qū)動(dòng)多個(gè)扇出單元，則該單元的輸出引腳上的總電容等于該單元正在驅(qū)動(dòng)的單元的所有輸入電容的總和加上構(gòu)成該網(wǎng)絡(luò)所有走線電容之和再加上驅(qū)動(dòng)單元的輸出電容。注意，在 CMOS 單元中，輸入引腳僅呈現(xiàn)電容性負(fù)載。

圖 2-5

圖 2-5 是一個(gè)單元 G1 驅(qū)動(dòng)其他三個(gè)單元 G2、G3 和 G4 的示例。 Cs1，Cs2，Cs3 和 Cs4 是組成該網(wǎng)絡(luò)的走線電容值，因此 G1 輸出引腳的總電容=G2 單元的輸入電容+G3 單元的輸入電容+G4 單元的輸入電容+G1 單元的輸出電容+ Cs1+Cs2+Cs3+Cs4 。這個(gè)值就是 G1 單元進(jìn)行電平切換時(shí)需要充放電的電容值，因此該總電容值會(huì)影響 G1 單元的時(shí)序特性。

從時(shí)序角度來看，我們需要對 CMOS 單元建模，以幫助我們分析通過該單元的時(shí)序。每個(gè)輸入引腳必須指定一個(gè)輸入引腳電容，而大多數(shù) CMOS 邏輯單元可以不包括輸出引腳的引腳電容，但也可能存在輸出引腳電容。

當(dāng)輸出為邏輯 1 時(shí)，輸出級的上拉結(jié)構(gòu)導(dǎo)通，并提供了一條從輸出到 Vdd 的路徑。同樣，當(dāng)輸出為邏輯 0 時(shí)，輸出級的下拉結(jié)構(gòu)提供了一條從輸出到 Vss 的路徑。當(dāng) CMOS 單元切換電平狀態(tài)時(shí)，切換的速度取決于輸出引腳上的電容被充放電的速度。輸出引腳上的電容（圖 2-5）分別通過上拉和下拉結(jié)構(gòu)充電和放電。注意，上拉和下拉結(jié)構(gòu)中的通道會(huì)對輸出的充放電路徑構(gòu)成電阻，充放電路徑的電阻是決定 CMOS 單元速度的主要因素。上拉電阻的倒數(shù)稱為單元的輸出高電平驅(qū)動(dòng)（output high drive）。輸出上拉結(jié)構(gòu)越大，上拉電阻就越小，即單元的輸出高電平驅(qū)動(dòng)就越大，較大的輸出結(jié)構(gòu)也意味著該單元的面積較大。而輸出上拉結(jié)構(gòu)越小，單元的面積就越小，其輸出高電平驅(qū)動(dòng)也就越小。上拉結(jié)構(gòu)的相同概念可用于下拉結(jié)構(gòu)，下拉結(jié)構(gòu)決定了下拉路徑的電阻值以及輸出低電平驅(qū)動(dòng)（output low drive）。通常，單元的上拉和下拉結(jié)構(gòu)具有相似的驅(qū)動(dòng)強(qiáng)度。

輸出驅(qū)動(dòng)決定了可以驅(qū)動(dòng)的最大電容負(fù)載，最大電容負(fù)載又決定了扇出的最大數(shù)量，即可以驅(qū)動(dòng)多少個(gè)其他單元。較高的輸出驅(qū)動(dòng)對應(yīng)較低的輸出上拉 / 下拉電阻，這使單元可以在輸出引腳上對較大的負(fù)載進(jìn)行充電和放電。

下圖 2-6 是 CMOS 單元的等效抽象模型。該模型的目的是抽象單元的時(shí)序行為，因此僅對輸入級和輸出級進(jìn)行建模，此模型無法捕獲單元的固有延遲或電學(xué)行為。

圖 2-6

CpinA 是單元在輸入 A 上的輸入引腳電容；Rdh 和 Rdl 是單元的輸出驅(qū)動(dòng)電阻，可根據(jù)單元所驅(qū)動(dòng)的負(fù)載確定輸出引腳 Z 電平轉(zhuǎn)換時(shí)的上升 / 下降時(shí)間，輸出驅(qū)動(dòng)電阻還確定了單元的最大扇出限制。

圖 2-7 與圖 2-5 具有相同的網(wǎng)絡(luò)，但使用等效模型表示了 CMOS 單元：

圖 2-7

輸出充放電延遲 =?

在上述表達(dá)式中，是或之一，其中是上拉的輸出驅(qū)動(dòng)電阻，是下拉的輸出驅(qū)動(dòng)電阻。

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2.3 電平切換波形

如圖 2-8（a）所示，通過按下 SW0 開關(guān)將電壓施加到 RC 網(wǎng)絡(luò)時(shí)，輸出將變?yōu)檫壿?1。假設(shè)還未按下 SW0 時(shí)輸出為 0V，則輸出電壓的變化由以下公式表示：

圖 2-8

該上升的電壓波形如圖 2-8（b）所示。乘積（Rdh * Cload）稱為 RC 時(shí)間常數(shù)（RC time constant），該值與輸出的過渡時(shí)間有關(guān)。

斷開 SW0 開關(guān)同時(shí)按下 SW1 開關(guān)，輸出就會(huì)從邏輯 1 變?yōu)檫壿?0，輸出電壓的變化如圖 2-8（c）所示。輸出電容通過按下的 SW1 開關(guān)放電，這種情況下的電壓變化由以下公式表示：

在 CMOS 單元中，由于 PMOS 上拉晶體管和 NMOS 下拉晶體管在短時(shí)間內(nèi)會(huì)同時(shí)導(dǎo)通，因此輸出的充放電波形不會(huì)像圖 2-8 的 RC 充放電波形那樣。 圖 2-9 顯示了在 CMOS 反相器單元內(nèi)，從邏輯 1 到邏輯 0 輸出切換時(shí)各個(gè)階段的電流路徑。圖 2-9（a）顯示了當(dāng)上拉和下拉結(jié)構(gòu)同時(shí)開啟時(shí)的電流流動(dòng)。隨后，上拉結(jié)構(gòu)關(guān)閉，電流流向隨即如圖 2-9（b）中所示。輸出達(dá)到最終狀態(tài)后，由于電容 Cload 已完全放電，因此不再有電流流動(dòng)。

圖 2-9

圖 2-10（a）是 CMOS 單元輸出級的典型波形，請注意觀察過渡波形如何逐漸朝向 Vss 和 Vdd 彎曲，且波形的線性部分位于中間位置。

圖 2-10

在本文中，我們將使用如圖 2-10（b）所示的簡化版來描繪一些波形，簡化版的近似波形也是具有一定過渡時(shí)間（transition time）的波形，過渡時(shí)間是指從一種邏輯狀態(tài)過渡到另一種邏輯狀態(tài)所需的時(shí)間。圖 2-10（c）是過渡時(shí)間為 0 的波形，即理想波形。我們將在本文中交替使用（b）（c）這兩種形式的波形來解釋一些概念，但我們一定要清楚，實(shí)際上每個(gè)波形都有（a）那樣的真實(shí)的邊緣特性。

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2.4 傳播延時(shí)

考慮一個(gè) CMOS 反相器單元及其輸入和輸出波形，單元的傳播延時(shí)（propagation delay）是由電平切換波形上的某些測量點(diǎn)定義的。使用以下四個(gè)變量定義這些測量點(diǎn)：

#輸入端口下降沿的閾值點(diǎn)

input_threshold_pct_fall：50.0；

#輸入端口上升沿的閾值點(diǎn)

input_threshold_pct_rise：50.0；

#輸出端口下降沿的閾值點(diǎn)

output_threshold_pct_fall：50.0；

#輸出端口上升沿的閾值點(diǎn)

output_threshold_pct_rise：50.0；

以上這些變量是用于描述單元庫（cell library）的命令集里的一部分。 這些閾值的單位是 Vdd 或電源的百分比，對于大多數(shù)標(biāo)準(zhǔn)單元庫，通常將 50％閾值用于計(jì)算延時(shí)。

上升沿是指從邏輯 0 到邏輯 1 的跳變，下降沿是從邏輯 1 到邏輯 0 的跳變。

假設(shè)有一個(gè) CMOS 反相器單元，其輸入輸出管腳的波形如圖 2-11 所示，傳播延時(shí)是指如下兩個(gè)值：

1. 輸出下降沿延時(shí)（output fall delay）：Tf

2. 輸出上升沿延時(shí)（output rise delay）：Tr

圖 2-11

通常，這兩個(gè)值是不相等的，上圖 2-11 也展示了這兩個(gè)傳播延時(shí)值是如何測量的。

若使用理想波形來看，則傳播延時(shí)將僅僅是兩個(gè)邊沿之間的延遲，如圖 2-12 所示：

圖 2-12