三維封裝技術創(chuàng)新發(fā)展（2020年版）

從半導體發(fā)展趨勢和微電子產品系統(tǒng)層面來看，先進封測環(huán)節(jié)將扮演越來越重要的角色。如何把環(huán)環(huán)相扣的芯片技術鏈系統(tǒng)整合到一起，才是未來發(fā)展的重心。有了先進封裝技術，與芯片設計和制造緊密配合，半導體世界將會開創(chuàng)一片新天地?，F(xiàn)在需要讓跑龍?zhí)兹甑姆庋b技術走到舞臺中央。

日前，廈門大學特聘教授、云天半導體創(chuàng)始人于大全博士在直播節(jié)目中指出，隨著摩爾定律發(fā)展趨緩，通過先進封裝技術來滿足系統(tǒng)微型化、多功能化成為集成電路產業(yè)發(fā)展的新的引擎。在人工智能、自動駕駛、5G 網(wǎng)絡、物聯(lián)網(wǎng)等新興產業(yè)的加持下，使得三維（3D）集成先進封裝的需求越來越強烈，發(fā)展迅猛。

一、先進封裝發(fā)展背景

封裝技術伴隨集成電路發(fā)明應運而生，主要功能是完成電源分配、信號分配、散熱和保護。伴隨著芯片技術的發(fā)展，封裝技術不斷革新。封裝互連密度不斷提高，封裝厚度不斷減小，三維封裝、系統(tǒng)封裝手段不斷演進。隨著集成電路應用多元化，智能手機、物聯(lián)網(wǎng)、汽車電子、高性能計算、5G、人工智能等新興領域對先進封裝提出更高要求，封裝技術發(fā)展迅速，創(chuàng)新技術不斷出現(xiàn)。

于大全博士在分享中也指出，之前由于集成電路技術按照摩爾定律飛速發(fā)展，封裝技術跟隨發(fā)展。高性能芯片需要高性能封裝技術。進入 2010 年后，中道封裝技術出現(xiàn)，例如晶圓級封裝（WLP，Wafer Level Package）、硅通孔技術（TSV，Through Silicon Via）、2.5D Interposer、3DIC、Fan-Out 等技術的產業(yè)化，極大地提升了先進封裝技術水平。

當前，隨著摩爾定律趨緩，封裝技術重要性凸顯，成為電子產品小型化、多功能化、降低功耗，提高帶寬的重要手段。先進封裝向著系統(tǒng)集成、高速、高頻、三維方向發(fā)展。

圖 1 展示了當前主流的先進封裝技術平臺，包括 Flip-Chip、WLCSP、Fan-Out、Embedded IC、3D WLCSP、3D IC、2.5D interposer 等 7 個重要技術。其中絕大部分和晶圓級封裝技術相關。支撐這些平臺技術的主要工藝包括微凸點、再布線、植球、C2W、W2W、拆鍵合、TSV 工藝等。先進封裝技術本身不斷創(chuàng)新發(fā)展，以應對更加復雜的三維集成需求。當前，高密度 TSV 技術 /Fan-Out 扇出技術由于其靈活、高密度、適于系統(tǒng)集成，而成為目前先進封裝的核心技術。?

圖 1?先進封裝技術平臺與工藝

封裝技術的發(fā)展得益于互連技術的演進和加工精度的顯著提高。目前三種主要用于集成電路（IC）芯片封裝的互連技術分別為：引線鍵合技術（Wire Bond，WB）、倒裝芯片技術（Flip Chip，F(xiàn)C）和硅通孔技術（Through Silicon Via，TSV）。由于現(xiàn)代微電子晶圓級加工能力的大幅度提升，晶圓級封裝的布線能力億達到微米量級。從線寬互連能力上看，過去 50 年，封裝技術從 1000μm 提高到 1μm，甚至亞微米，提高了 1000 倍。微凸點互連節(jié)距也從幾百微米，發(fā)展到當前 3D IC 的 40 微米節(jié)距，很快將發(fā)展到無凸點 5 微米以下節(jié)距。

圖 2?主要封裝技術發(fā)展

二、三維封裝技術發(fā)展

1、2.5D/3D IC 技術

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1.1 2.5D

為解決有機基板布線密度不足的問題，帶有 TSV 垂直互連通孔和高密度金屬布線的硅基板應運而生。連接硅晶圓兩面并與硅基體和其他通孔絕緣的電互連結構，采用 TSV 集成，可以提高系統(tǒng)集成密度，方便實現(xiàn)系統(tǒng)級的異質集成。

帶有 TSV 的硅基無源平臺被稱作 TSV 轉接板（Interposer），應用 TSV 轉接板的封裝結構稱為 2.5D Interposer。在 2.5D Interposer 封裝中，若干個芯片并排排列在 Interposer 上，通過 Interposer 上的 TSV 結構、再分布層（Redistribution Layer，RDL）、微凸點（Bump）等，實現(xiàn)芯片與芯片、芯片與封裝基板間更高密度的互連。其特征是正面有多層細節(jié)距再布線層，細節(jié)距微凸點，主流 TSV 深寬比達到 10:1，厚度約為 100μm。

臺積電 2008 年底成立集成互連與封裝技術整合部門，2009 年開始戰(zhàn)略布局三維集成電路（3D IC）系統(tǒng)整合平臺。2010 年開始 2.5D Interposer 的研發(fā)，2011 年推出 2.5D Interposer 技術 CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 納米工藝，線寬可以達到 0.25μm，實現(xiàn) 4 層布線，為 FPGA、GPU 等高性能產品的集成提供解決方案。賽靈思（Xilinx）型號為“Virtex-7 2000T FPGA”的產品是最具代表性的 CoWoS 產品之一。

圖 3 賽靈思 Virtex-7 2000T FPGA 結構示意圖

如圖 3 所示，基于 2.5D 轉接板技術的 Virtex-7 2000T FPGA 產品將四個不同的 28nm 工藝的 FPGA 芯片，實現(xiàn)了在無源硅中介層上并排互聯(lián)，同時結合微凸點工藝以及 TSV 技術，構建了比其他同類型組件容量多出兩倍且相當于容量達 2000 萬門 ASIC 的可編程邏輯器件，實現(xiàn)了單顆 28nm FPGA 邏輯容量，超越了摩爾定律限制。賽靈思借助臺積電（TSMC）的 2.5D-TSV 轉接板技術平臺在 2011 年實現(xiàn)小批量供貨。

注：芯思想研究院指出，真正引爆 CoWoS 的產品是人工智能（AI）芯片。2016 年，英偉達（Nvidia）推出首款采用 CoWoS 封裝的繪圖芯片 GP100，為全球 AI 熱潮拉開序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封裝；2017 年英特爾（Intel）的 Nervana 也不例外的交由臺積電代工，采用 CoWoS 封裝。因成本高昂而坐冷板凳多年 CoWoS 封測產能在 2017 年首度擴充。

1.2?3D IC-HBM

高密度 TSV 的第二個重要應用產品是高帶寬存儲器（HBM）。TSV 技術在解決存儲器容量和帶寬方面具有決定性作用，通過高密度 TSV 技術垂直互連方式，將多個 DDR 芯片堆疊在一起后和 GPU 封裝在一起，形成大容量，高位寬的 DDR 組合陣列提升存儲器容量和性能。

2013 年 10 月 HBM 成為了 JEDEC 通過的工業(yè)標準，首個使用 HBM 的設備是 AMD Radeon Fury 系列顯示核心。

2016 年 1 月第二代 HBM（HBM2）成為工業(yè)標準。2016 年英偉達發(fā)布的新款旗艦型 Tesla 運算加速卡 Tesla P100、超微半導體（AMD）的 Radeon RX Vega 系列、英特爾的 Knight Landing 就采用了 HBM2。

例如，AMD Radeon Vega GPU 中使用的 HBM2，由 8 個 8Gb 芯片和一個邏輯芯片通過 TSV 和微凸點垂直互連， 每個芯片內包含 5000 個 TSV，在一個 HBM2 中，超過 40000 個 TSV 通孔。

HBM 堆疊沒有以物理方式與 CPU 或 GPU 集成，而是通過細節(jié)距高密度 TSV 轉接板互連，HBM 具備的特性幾乎和芯片集成的 RAM 一樣，因此，具有更高速，更高帶寬。適用于高存儲器帶寬需求的應用場合。

于大全博士評價：HBM 與 CPU/GPU 通過 2.5D TSV 轉接板技術的完美結合，從芯片設計、制造、系統(tǒng)封裝呈現(xiàn)了迄今為止人類先進的電子產品系統(tǒng)。而我國在這個尖端領域全面落后，亟需協(xié)同創(chuàng)新。

于大全博士在報告分享中指出，當前，TSV 開孔在約 10μm，深寬比在約 10：1，微凸點互連節(jié)距在 40-50μm。在有源芯片中，由于 TSV 本身占據(jù)面積較大，且有應力影響區(qū)，因此，亟待進一步小型化，降低成本。從技術發(fā)展來看，TSV 開口向著 5μm 以下，深寬比 10 以上方向發(fā)展，微凸點互連向著 10μm 節(jié)距、無凸點方向發(fā)展。

圖 4?高性能 3D TSV 產品路線圖

圖 4 總結了近幾年高性能 3D TSV 產品路線圖，可以看到越來越多的 CPU、GPU、存儲器開始應用 TSV 技術。一方面是 TSV 技術不斷成熟，另一方面，和高性能計算、人工智能的巨大需求牽引分不開。

1.3 各家 3D IC 技術

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1.3.1 臺積電 SoIC

根據(jù) 2018 年 4 月臺積電在美國加州 Santa Clara 的 24 屆年度技術研討會上的說明，SoIC 是一種創(chuàng)新的多芯片堆疊技術，是一種將帶有 TSV 的芯片通過無凸點混合鍵合實現(xiàn)三維堆疊。

SoIC 技術的出現(xiàn)表明未來的芯片能在接近相同的體積里，增加雙倍以上的性能。這意味著 SoIC 技術可望進一步突破單一芯片運行效能，更可以持續(xù)維持摩爾定律。

據(jù)悉 SoIC 根植于臺積電的 CoWoS 與多晶圓堆疊（WoW，Wafer-on-Wafer）封裝，SoIC 特別倚重于 CoW（Chip-on-wafer）設計，如此一來，對于芯片業(yè)者來說，采用的 IP 都已經認證過一輪，生產上可以更成熟，良率也可以提升，也可以導入存儲器芯片應用。

更重要的是，SoIC 能對 10 納米或以下的制程進行晶圓級的鍵合技術，這將有助于臺積電強化先進工藝制程的競爭力。

在 2018 年 10 月的第三季法說會上，臺積電給出了明確量產的時間，2021 年 SoIC 技術就將進行量產。

1.3.2 英特爾 3D 封裝技術 Foveros

英特爾在 2014 年就首度發(fā)表高密度 2.5D 芯片封裝技術 EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互聯(lián)橋接），表示該技術是 2.5D 封裝的低成本替代方案；在 2018 年的 HotChip 大會上，發(fā)布了采用高密度 2D 芯片封裝技術 EMIB 封裝的芯片；EMIB 能夠把采用不同節(jié)點工藝（10nm、14nm 及 22nm）和不同材質（硅、砷化鎵）、不同功能（CPU、GPU、FPGA、RF）的芯片封裝在一起做成單一處理器。英特爾表示，EMIB 技術首先與典型的 2.5D 封裝采用硅中介層不同，EMIB 是在兩個互連芯片的邊緣嵌入的一小塊硅，直到“橋梁”的作用；其次 EMIB 對芯片尺寸大小沒有限制，從而在理論上保證了異質芯片的互連。

2018 年 12 月，英特爾首次展示了邏輯計算芯片高密度 3D 堆疊封裝技術 Foveros，采用 3D 芯片堆疊的系統(tǒng)級封裝（SiP），來實現(xiàn)邏輯對邏輯（logic-on-logic）的芯片異質整合，通過在水平布置的芯片之上垂直安置更多面積更小、功能更簡單的小芯片來讓方案整體具備更完整的功能。

英特爾表示，F(xiàn)overos 為整合高性能、高密度和低功耗硅工藝技術的器件和系統(tǒng)鋪平了道路。Foveros 有望首次將芯片的堆疊從傳統(tǒng)的無源中間互連層和堆疊存儲芯片擴展到 CPU、GPU 和人工智能處理器等高性能邏輯芯片。

為結合高效能、高密度、低功耗芯片制程技術的裝置和系統(tǒng)奠定了基礎。Foveros 預期可首度將 3D 芯片堆棧從傳統(tǒng)的被動硅中介層（passive interposer）和堆棧內存，擴展到 CPU、GPU、AI 等高效能邏輯運算芯片。

Foveros 提供了極大的靈活性，因為設計人員可在新的產品形態(tài)中“混搭”不同的技術專利模塊與各種存儲芯片和 I/O 配置。并使得產品能夠分解成更小的“芯片組合”，其中 I/O、SRAM 和電源傳輸電路可以集成在基礎晶片中，而高性能邏輯“芯片組合”則堆疊在頂部。

英特爾 Foveros 技術以 3D 堆棧的 SiP 封裝來進行異質芯片整合，也說明了 SiP 將成為后摩爾定律時代重要的解決方案，芯片不再強調制程微縮，而是將不同制程芯片整合為一顆 SiP 模塊。?

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例如可以在 CPU 之上堆疊各類小型的 IO 控制芯片，從而制造出兼?zhèn)溆嬎闩c IO 功能的產品；也可以將芯片組與各種 Type-C、藍牙、WiFi 等控制芯片堆疊在一起，制造出超高整合度的控制芯片。

據(jù)悉，英特爾從 2019 年下半年開始推出一系列采用 Foveros 技術的產品。首款 Foveros 產品將整合高性能 10nm 計算堆疊“芯片組合”和低功耗 22FFL 基礎晶片。它將在小巧的產品形態(tài)中實現(xiàn)世界一流的性能與功耗效率。

1.3.3 英特爾 2D/3D 技術融合 Co-EMIB

EMIB 封裝和 Foveros 3D 封裝技術利用高密度的互連技術，讓芯片在水平和垂直方向上獲得延展，實現(xiàn)高帶寬、低功耗，并實現(xiàn)相當有競爭力的 I/O 密度。?

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2019 年公司發(fā)布了 Co-EMIB 技術，這是在 2D EMIB 技術的升級版，能夠將兩個或多個 Foveros 元件互連，實現(xiàn)更高的計算性能和數(shù)據(jù)交換能力，還能夠以非常高的帶寬和非常低的功耗連接模擬器、內存和其他模塊，基本達到單晶片性能。

半導體產業(yè)界都在不斷的去推動先進多芯片封裝架構的發(fā)展，更好的滿足高帶寬、低功耗的需求。前面介紹的 EMIB、Foveros、Co-EMIB 等先進封裝技術僅僅只是物理層面的，除此之外，IO 接口技術和互連技術也是實現(xiàn)多芯片異構封裝的關鍵因素。

英特爾表示，公司互連技術的研發(fā)主要體現(xiàn)正在三個方向：用于堆疊裸片的高密度垂直互連、實現(xiàn)大面積拼接的全橫向互連、帶來高性能的全方位互連。希望可以實現(xiàn)更高帶寬和低延遲。

2、扇出（Fan-Out）封裝技術

扇出封裝技術相比扇入（Fan-in）封裝，對于芯片 I/O 數(shù)目、封裝尺寸沒有限制，可以進行多芯片的系統(tǒng)封裝；同時晶圓級扇出技術取消了基板和凸點，不需倒裝工藝，具有更薄的封裝尺寸、優(yōu)異的電性能、易于多芯片系統(tǒng)集成等優(yōu)點。

英飛凌于 2004 年推出 eWLB（Embedded Wafer Level BGA）就是典型的扇出封裝技術，后來授權給日月光（ASE）、星科金朋（STATS ChipPAC，被長電科技收購）、 Nanium（被 Amkor）收購；飛思卡爾（Freescale）幾乎與英飛凌同時提出了類似概念，被稱為 RCP 技術，2010 年授權給 Nepes。

應用模塑料扇出的 eWLB 封裝技術最主要的難點是由于 CTE 不匹配帶來的翹曲問題，這導致對準精度差、圓片拿持困難。另外芯片在貼片和塑封過程中以及塑封后翹曲導致的位置偏移，對于高密度多芯片互連是一個巨大挑戰(zhàn)。

隨著扇出封裝工藝技術逐漸成熟，成本不斷降低，同時加上芯片工藝的不斷提升，扇出封裝將出現(xiàn)爆發(fā)性增長。

2.1 臺積電 InFO

扇出封裝最具代表性的是臺積電研發(fā)的 InFO 技術，InFO 帶動了整個業(yè)界研發(fā)三維扇出堆疊技術的熱潮。?

InFO 是將 CoWoS 結構盡量簡化，最后出來一個無須硅中介層的精簡設計，可以讓芯片與芯片之間直接連結，減少厚度，成本也相對較 CoWoS 低廉，但又能夠有良好的表現(xiàn)，適用于追求性價比的移動通信領域，在手機處理器封裝中，減低 30%的厚度，騰出寶貴的手機空間給電池或其他零件。這就是 2016 年首次開始在蘋果的 A10 處理器中采用 InFO 封裝，首度用在蘋果 iPhone 7 與 iPhone 7Plus 中。InFO 成為臺積電獨占蘋果 A 系列處理器訂單的關鍵。

圖 5 臺積電 InFO 技術

?（圖片來源：C. F. Tseng et al., ECTC 2016, pp 1）

圖 5 展示了臺積電 InFO 技術，通過將芯片埋入模塑料，以銅柱實現(xiàn)三維封裝互連。InFO 技術為蘋果 A10、A11、A12 處理器和存儲器的 PoP 封裝提供了新的封裝方案，拓展了 WL-FO 的應用，讓 Fan-Out 技術成為行業(yè)熱點。

A11 處理器尺寸 10mm×8.7mm, 比 A10 處理器小 30%以上，塑封后表面 3 層布線，線寬 8μm，密度并不高，主要原因還是重構模塑料圓片表面布線良率和可靠性問題。A11 處理器 InFO PoP 的封裝尺寸 13.9×14.8mm，與 A10 相比小 8%，厚度 790μm。臺積電 InFO 技術的成功得益于強大的研發(fā)能力和商業(yè)合作模式。推出 InFO 技術，是為了提供 AP 制造和封裝整體解決方案，即使在最初良率很低的情況下，臺積電也能持續(xù)進行良率提升，這對封測廠來說是不可能的。

InFO 技術的巨大成功推動制造業(yè)、封測業(yè)以及基板企業(yè)投入了大量人力物力開展三維扇出技術的創(chuàng)新研發(fā)。業(yè)界也發(fā)現(xiàn)，很多原本需要 2.5D TSV 轉接板封裝可以通過三維扇出來完成，解決了 TSV 轉接板成本太高，工藝太復雜的問題。

根據(jù)不同產品類別，臺積電的 InFO 技術發(fā)展也將隨之進行調整，推出適用于 HPC（High?Performance?Computer）高效能運算電腦的 InFO-oS（InFO_on substrate）、服務器及存儲器的 InFO-MS（InFO with Memory on Substrate），以及 5G 通訊天線封裝方面的 InFO-AiP（InFO?Antennas in Packag）。

2018 年臺積電推出 InFO_oS 技術用于并排封裝兩個芯片，芯片與芯片之間的互連為 2um。芯片之間的間隙小于 70um；InFO_MS 和 InFO_oS 基本相同，但在 SoC 旁邊帶有 HBM（高帶寬內存）。

2.2 華天科技 eSiFO

華天科技于 2015 年開始扇出封裝技術開發(fā)，與使用模塑料塑封不同，華天科技開發(fā)了埋入硅基板扇出型封裝技術 eSiFO?（embedded Silicon Fan-out）。如圖 13 所示，eSiFO?使用硅基板為載體，通過在硅基板上刻蝕凹槽，將芯片正面向上放置且固定于凹槽內，芯片表面和硅圓片表面構成了一個扇出面，在這個面上進行多層布線，并制作引出端焊球，最后切割，分離、封裝。

eSiFO?技術具有如下優(yōu)點：

1)可以實現(xiàn)多芯片系統(tǒng)集成 SiP，易于實現(xiàn)芯片異質集成

2)滿足超薄和超小芯片封裝要求，細節(jié)距焊盤芯片集成(<60μm)，埋入芯片的距離可小于 30μm

3)與標準晶圓級封裝兼容性好

4)良好的散熱性和電性

5)可以在有源晶圓上集成

6)工藝簡單，翹曲小，無塑封 / 臨時鍵合 / 拆鍵合

7)封裝靈活：WLP/BGA/LGA/QFP 等

8)與 TSV 技術結合可實現(xiàn)高密度三維集成

圖 6?兩顆芯片 SiP 集成（圖片來源：華天科技）

基于 eSiFO?技術的產品包括 RF Transceivers、Controller、Sensors、4G 射頻前端、毫米波芯片，F(xiàn)PGA 等等。圖 6 展示了兩個芯片集成的 SiP 封裝。特別的，這里兩個芯片同時置于一個異形腔體內，芯片之間的距離只有幾十微米。這樣保證了芯片間高密度的互連。

華天的 eSiFO?已實現(xiàn)量產，其中一個典型高密度多芯片系統(tǒng)封裝產品出貨量已達數(shù)百萬顆。2020 年 2 月，eSiFO?核心技術獲得了美國專利授權（EMBEDDED SILICON SUBSTRATE FAN-OUT TYPE 3D PACKAGING STRUCTURE，US10559525 B2）。2020 年 3 月榮獲昆山市祖沖之攻關計劃“金π獎”（唯一金獎）。

2.3 各家 FOPLP

近年來 FOPLP（面板級扇出封裝）封裝技術受到的關注逐漸提高，如安靠（Amkor）、日月光（ASE）、英特爾（Intel）、納沛斯（nepes）、力成科技（PTI）、三星電機（SEMCO）、矽品（SPIL）、欣興電子（Unimicron）等大廠，都紛紛投入面板級扇出型封裝（Fan-Out Panel Level Packaging，F(xiàn)OPLP）技術研發(fā)，期待借此達到比晶圓級扇出型封裝（Fan-Out Wafer Level Packaging，F(xiàn)OWLP）更高的生產效益。成本儼然成為 FOPLP 的最大優(yōu)勢，在成本的考量之下，F(xiàn)OPLP 受到相關業(yè)者的認可。

2016 年，三星電機成立了新的 FOPLP 部門，并建設了生產線，最初是用來生產電源管理芯片(PMIC)，進入 2018 年之后，開始為三星 Galaxy Watch 制造用于應用處理器（AP）芯片，三星電機在 FOPLP 技術投入給 4 億美元?，PMIC 和 DRAM 采用 SiP-ePoP 封裝。PMIC 和 AP 左右放置嵌入到基板中，實現(xiàn)垂直互連。Galaxy Watch PLP 具有三層 RDLs 和背面一層布線，減少 20%封裝厚度，提高了電、熱、擴展電池容量。

日月光也推出面板級扇出型（Panel FO）封裝，2019 年底產線建置完成，將于 2020 下半年量產，應用在射頻（RF）、射頻前端模組（FEM）、電源（Power）、Server。

力成科技 2016 年在新竹科學園區(qū)建成首條 Fine Line FOPLP 產線試運行，2018 年 6 月進入小批量生產階段。產品是聯(lián)發(fā)科電源管理芯片（PMIC）封測訂單，首顆采用 FOPLP 封裝技術的聯(lián)發(fā)科芯片于 2018 年第三季度問世，應用于車用雷達領域。

中科四合面板級扇出封裝工藝開始批量進入應用。歷時四年研發(fā)，中科四合已完成低引腳數(shù)的分立器件板級扇出封裝技術開發(fā)與量產，2019 年 Q4 已實現(xiàn) DFN 類封裝產品月產能達到 180KK，量產封裝尺寸涵蓋 DFN0603、DFN1006、DFN2510、DFN3x3 等，產品可靠性符合汽車級 AEC-Q101 標準，量產產品類型覆蓋 TVS 器件、肖特基二極管等，目前單芯片和多芯片集成的 MOSFET 產品、電源模塊、GaN 模組等產品正在開發(fā)中。2020 年，中科四合會持續(xù)加大板級扇出封裝工藝的量產產能，DFN 類封裝產能在 2020 年的 Q3 要實現(xiàn)單月產能突破 300KK，量產產品類型要從二極管類產品擴展至 MOSFET 產品線。

3、三維玻璃通孔封裝

玻璃通孔（Through Glass Via，TGV）技術是一種應用于圓片級三維封裝互連技術?？梢詰糜?2.5D 轉接板集成、MEMS 器件三維封裝等領域。

由于玻璃具有介電常數(shù)低，損耗角小等特性，TGV 在射頻傳輸方面有更大的優(yōu)勢。

TGV 具有優(yōu)良高頻電學特性，工藝流程簡單，不需沉積絕緣層；機械穩(wěn)定性強、翹曲小且成本低，大尺寸玻璃易于獲??；在射頻組件、光電集成，MEMS 等方面得到廣泛運用。

圖 7：廈門云天 eGFO 技術

廈門云天半導體（Sky-semi）擁有領先的 TGV 技術，具有低成本通孔加工技術和電鍍填充技術。

4、3D WLCSP 技術

通過晶圓級封裝（wafer level package）技術可以實現(xiàn)芯片封裝后面積尺寸和芯片本身面積尺寸保持一致，不額外增加面積；其次擁有極短的電性傳輸距離，使芯片運行速度加快，功率降低；同時還大大降低了傳感器芯片的封裝成本。

華天科技在基于 TSV 的 3D WLCSP 量產圖像傳感器的基礎上，于 2016 年開始研發(fā)應用于指紋傳感器的 3D WLCSP，并于 10 月順利量產，并批量供貨給華為 MATE9。

于大全在分享中也指出，目前，通信已經進入 5G 時代，RF、濾波（Filter）和 SAW 等器件數(shù)量大幅增加，如何保持最優(yōu)化的芯片面積，將推動 WLP、SiP 技術將獲得更廣泛應用。

圖 8 先進封裝：5G 通訊核心技術之一

云天半導體可實現(xiàn) 4/6 英寸晶圓級芯片尺寸封裝，采用薄膜制作空腔，具有超薄超小封裝尺寸，目前已完成多款晶圓級三維集成工藝開發(fā)。

云天半導體還率先開發(fā)了基于玻璃基板的 IPD 集成技術（WL-IPD），開展了高 Q 值電感、微帶濾波器、天線、變壓器等一系列射頻器件研發(fā)，具有低成本，高性能，易于三維集成等突出優(yōu)點。研發(fā)了應用于毫米波封裝的嵌入式玻璃扇出技術（eGFO）。這項獨特的技術有可能滿足下一代毫米波芯片對高線性度，低噪聲，低損耗封裝互連和更高板級可靠性的需求。目前已經為客戶提供了 77GHz+天線和 94GHz 雷達芯片的封裝解決方案。

三、晶圓級三維集成新趨勢

TSV 轉接板 CoWoS 技術在高性能集成領域優(yōu)勢明顯，但成本過高，只適合高端產品。扇出封裝的整體市場還不大，除去 InFO 在 AP 上大規(guī)模應用，缺乏規(guī)模化量產應用。需要解決的是良率、可靠性，以及具體產品應用時，和傳統(tǒng)封裝的性價比情況。

圖 9?幾種三維晶圓級技術比較

最近，臺積電又提出了 SoIC（System on Integrated Circuit）的概念。該技術本質上屬于 3D IC 技術范疇，主要采用為 W2W、C2W 混合鍵合技術，實現(xiàn) 10μm 以下 I/O 節(jié)距互連，減少寄生效應，提高性能。芯片本身可以具有用于三位互連的 TSV 結構，由于取消了凸點，集成堆疊的厚度更薄。該技術適于多種封裝形式，不同產品應用。此技術不僅可以持續(xù)維持摩爾定律，也可望進一步突破單一芯片運行效能瓶頸。

2019 年 3 月，中芯長電發(fā)布世界首個超寬頻雙極化的 5G 毫米波天線芯片晶圓級集成封裝 SmartAiP?（Smart Antenna in Package）工藝技術，這是 SmartAiP? 3D-SiP 工藝平臺首次在具體市場領域得到應用。SmartAiP?通過超高的垂直銅柱互連提供更強三維(3D)集成功能，加上成熟的多層雙面再布線(RDL)技術，結合晶圓級精準的多層天線結構、芯片倒裝及表面被動組件，使得 SmartAiP?實現(xiàn)了 5G 天線與射頻前端芯片模塊化和微型化的高度集成加工，具有集成度高、散熱性好、工藝簡練的特點。

2020 年 Intel 發(fā)布了 Lakefield 處理器，該處理器將使用多塊 10nm 制造的計算芯片（compute die）堆疊在使用 22nm 制造的基底芯片（base die）上，這個 22nm 芯片即“有源轉接板”（active interposer）。10nm 計算芯片與 22nm 基底芯片之間使用 TSV 通孔做電氣互聯(lián)，同時計算芯片之間的通信則通過基底芯片中的互聯(lián)來完成?？梢灶A見，這種有源轉接板將不斷得到應用。

于大全博士認為，有源芯片高密度 TSV 互連技術的出現(xiàn)，以 HBM 和有源轉接板集成技術為代表，標志著前道封裝時代的到來。

四、總結

先進封裝技術越來越依賴于先進制造工藝，越來越依賴于設計與制造企業(yè)之間的緊密合作，因此，具有前道工藝的代工廠或 IDM 企業(yè)在先進封裝技術研發(fā)與產業(yè)化方面具有技術、人才和資源優(yōu)勢，利用前道技術的封裝技術逐漸顯現(xiàn)。

臺積電近年來成為封裝技術創(chuàng)新的引領者。從臺積的 CoWoS 到 InFO，再到 SoIC，實際上是一個 2.5D、3D 封裝，到真正三維集成電路，即 3D IC 的過程，代表了技術產品封裝技術需求和發(fā)展趨勢。作為封測代工企業(yè)（OSAT），面臨前道企業(yè)在先進封裝技術領域的競爭，必須尋求對應低成本高性能封裝技術，展開差異化競爭，才能在激烈的競爭中不斷發(fā)展。

隨著集成電路應用多元化，智能手機、物聯(lián)網(wǎng)、汽車電子、高性能計算、5G、人工智能等新興領域對先進封裝提出更高要求，封裝技術發(fā)展迅速，創(chuàng)新特別活躍，競爭特別激烈。

先進封裝向著系統(tǒng)集成、高速、高頻、三維、超細節(jié)距互連方向發(fā)展；晶圓級三維封裝成為多方爭奪焦點，臺積電成為封裝技術創(chuàng)新的引領，利用前道技術的前道封裝技術逐漸顯現(xiàn)。

高密度 TSV 技術 /FO 扇出技術成為新時代先進封裝的核心技術。技術本身不斷創(chuàng)新發(fā)展，以應對更加復雜的三維集成需求。其中針對高性能 CPU/GPU 應用，2.5D TSV 轉接板作為平臺型技術日益重要。存儲器，特別是 HBM 產品，得益于 TSV 技術，帶寬得到大幅度提升。

扇出型封裝由于適應了多芯片三維系統(tǒng)集成需求，得到了快速發(fā)展。多種多樣的扇出技術不斷涌現(xiàn)，以滿足高性能、低成本要求。一些扇出技術的研發(fā)是為了取代 2.5D 高成本方案，但三維扇出的垂直互連密度不高。

玻璃通孔集成技術由于創(chuàng)新性的低成本通孔加工技術開發(fā)成功，在射頻領域的應用將會得到大規(guī)模應用。晶圓級三維封裝在 RF 射頻模塊領域具有巨大應用潛力。