3D 互連可以降低處理器內(nèi)核中的延遲。
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格羅方德的晶圓間鍵合技術(shù)可以在 300 毫米晶圓上完美地連接起 10 微米的鍵合點(diǎn)。
芯片代工廠商格羅方德和半導(dǎo)體 IP 設(shè)計(jì)公司 ARM 共同宣布,他們完成了一項(xiàng)用在測(cè)試性的硅 3D 芯片上的設(shè)計(jì),該芯片使用了一種可以在每平方毫米面積上構(gòu)建數(shù)百萬路 3D 連接的技術(shù)。這項(xiàng)技術(shù)可以將兩塊芯片所在的晶圓通過密集垂直排列的銅鏈路連接在一起。格羅方德和 ARM 一致認(rèn)為,這種技術(shù)可以提升機(jī)器學(xué)習(xí)等應(yīng)用中的數(shù)據(jù)流動(dòng)速度,還可以集成射頻、硅光子等不同的工藝。
“多年來我們做了不少預(yù)設(shè)性的研究,比如當(dāng)互聯(lián)密度足夠高時(shí),我們的 IP 要做哪些改變?!盇RM 研究員 Greg Yeric 在位于得克薩斯州奧斯汀市的研究中心表示。根據(jù) ARM 公司預(yù)測(cè),當(dāng) 3D 連接的間距可以做到 10 微米甚至以下時(shí),芯片設(shè)計(jì)師就可以使用 3D 連接縮短處理器內(nèi)核中的“關(guān)鍵路徑”,所謂“關(guān)鍵路徑”,是指信號(hào)延遲最長(zhǎng),從而限制了芯片性能的那些路徑。垂直連接可以讓關(guān)鍵路徑“走捷徑”,從一個(gè)硅芯片上走到另一個(gè)硅芯片上,從而縮短信號(hào)延遲。目前,格羅方德的技術(shù)已經(jīng)可以做到 10 微米這個(gè)級(jí)別。
?在面對(duì)面的晶圓間鍵合技術(shù)中,IC 之間可以通過晶體管上方、IC 最上層的互聯(lián)層(圖中灰色部分)結(jié)合起來。一個(gè)晶圓上含有連接到頂部凸塊上的硅通孔,用于將芯片連接到封裝上。
這種技術(shù)被稱為“面對(duì)面”晶圓間鍵合。使用這種方法,系統(tǒng)可以分成兩個(gè)部分,分別在兩個(gè)晶圓上構(gòu)建。其中一個(gè)晶圓包含一些被稱為硅通孔(TSV)的垂直連接,它向下延伸一段距離,直到硅體上。在平常的 CMOS 技術(shù)中,這種互聯(lián)將晶體管結(jié)合到硅上面若干個(gè)層上構(gòu)建的電路中,而在晶圓間鍵合技術(shù)中,最頂層包括一個(gè)密集的鍵合點(diǎn)陣列。兩個(gè)晶圓仔細(xì)地上下對(duì)齊,然后通過鍵合點(diǎn)面對(duì)面地鍵合在一起。然后,將晶圓背面上面的大量硅去除掉,以與硅通孔斷開連接。最后,將 3D 芯片切割下來并進(jìn)行封裝。
格羅方德和 ARM 合作設(shè)計(jì)的測(cè)試芯片首先用于確定 ARM 的網(wǎng)狀互聯(lián)技術(shù)在 3D 芯片中的性能情況,這樣他們就可以為產(chǎn)品開發(fā)團(tuán)隊(duì)確定下來一系列指標(biāo)。他們將在 2020 年初測(cè)試這款芯片。
格羅方德和 ARM 的工程師一致認(rèn)為,達(dá)成目標(biāo)的最困難之處是缺少能夠進(jìn)行這種 3D 芯片設(shè)計(jì)的電子設(shè)計(jì)自動(dòng)化工具。該團(tuán)隊(duì)一直和佐治亞理工學(xué)院的 Sung Kyu Lim 教授合作,以期在 2D EDA 工具上實(shí)現(xiàn) 3D 設(shè)計(jì)。此外,他們還和一些 EDA 工具供應(yīng)商開展了相關(guān)合作。
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混合鍵合技術(shù)在晶圓之間建立了銅連接。
此外,兩家公司組成的聯(lián)合團(tuán)隊(duì)還試圖納入 IEEE 的“可測(cè)性設(shè)計(jì)”標(biāo)準(zhǔn)草案(IEEE p1838),從而讓這項(xiàng)設(shè)計(jì)變得更加復(fù)雜了。ARM 和格羅方德希望能夠測(cè)試晶圓上的芯片在鍵合之前和鍵合之后的溫度,以確保 3D 芯片的足夠良率。ARM 的理論研究工程師 Saurabh Sinha 說,這個(gè)項(xiàng)目的大部分工作“都是為了推出 3D 芯片的設(shè)計(jì)生態(tài)系統(tǒng)”。
“我們的目標(biāo)是讓像 ARM 這樣的公司以及其它客戶能夠在工具準(zhǔn)備就緒時(shí)就能迅速將基于這種技術(shù)的芯片推進(jìn)到大規(guī)模量產(chǎn)階段?!备窳_方德全球研發(fā)部首席技術(shù)專家,副總裁 John Pellerin 說。
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