靜態(tài)時序分析在先進工藝失效，EDA之X力量能否拯救IC工程師？

在半導(dǎo)體產(chǎn)業(yè)鏈中，EDA 行業(yè)銷售額占全產(chǎn)業(yè)鏈?zhǔn)兄祪H為 2%左右。占比小并不意味著不重要，事實上，隨著先進工藝制造及設(shè)計復(fù)雜度的增加，作為連接設(shè)計與制造的橋梁，EDA 工具的重要性日趨上升。越是復(fù)雜的設(shè)計，越是先進的工藝，需要考慮的參數(shù)與場景就越多，對于工具的依賴性也就越高，恰如華大九天產(chǎn)品總監(jiān)董森華所言：“一方面，IC 設(shè)計產(chǎn)業(yè)不斷追求更卓越的性能、更高的 PPA（性能、功耗與面積）指標(biāo)；另外一方面，由于先進工藝與物聯(lián)網(wǎng)芯片設(shè)計的復(fù)雜多變，造成了芯片量產(chǎn)良率下降，從而大幅提升了 IC 設(shè)計公司的時間成本和流片成本，這就是如今半導(dǎo)體行業(yè)所面臨的最重要的困局之一?！?/p>

華大九天產(chǎn)品總監(jiān)董森華

靜態(tài)時序分析簽核的理論基礎(chǔ)已不存在
相比舊工藝，16 納米及以下工藝特性已經(jīng)發(fā)生巨大變化，這時候工程師如果還采用傳統(tǒng)設(shè)計方法與工具，勢必要付出很多代價?！肮こ處煻记宄?，靜態(tài)時序分析（Static Timing Analysis，簡稱 STA）在先進工藝設(shè)計上并不準(zhǔn)確，但沒有人知道如何評估 STA 的不準(zhǔn)確程度，”董森華表示，困局的根源就是傳統(tǒng)設(shè)計方法學(xué)與工具已經(jīng)無法適應(yīng)先進工藝要求，“為了芯片的設(shè)計安全，工程師不斷地增加設(shè)計冗余（margin），在先進工藝設(shè)計過程中，設(shè)計冗余被濫用狀況驚人，各處各地都在過度設(shè)計（overdesign），這種設(shè)計方式方法，直接殺死了芯片的 PPA。這就是當(dāng)前芯片設(shè)計中最高昂的成本?！?/p>

董森華指出，工藝演進到 16 納米以后，最重要的工藝特性變化有兩點。

首先，先進工藝制程變化呈現(xiàn)出非高斯分布特性，而且工作電壓越低，非高斯分布特征越明顯?！癝TA 通過對多種邊界工作條件（corner）的分析，得到工藝整體的統(tǒng)計平均特性，當(dāng)工藝非高斯分布特征明顯時，這種統(tǒng)計分析方法就會產(chǎn)生比較大的誤差，而誤差經(jīng)過電路傳遞以后，將變得更為突出，”董森華告訴與非網(wǎng)記者，“這意味著，傳統(tǒng) STA 時序簽核（sign-off）方式的理論基礎(chǔ)已經(jīng)不復(fù)存在！”

其次，在先進工藝中，米勒電容（Miller Cap）效應(yīng)越來越突出，已經(jīng)對信號波形產(chǎn)生較大影響，從而嚴(yán)重影響了先進工藝芯片的整體時序特性?！懊桌针娙菔前雽?dǎo)體工藝固有的特性，只是在舊工藝?yán)?，對芯片性能的影響不明顯，”董森華解釋道，“但進入 16 納米以下，由于線寬變窄、工藝尺寸縮小，米勒電容成為信號回路阻容延遲的主導(dǎo)因素。受米勒電容影響，信號波形的非線性增加很多，從而對整個芯片的時序產(chǎn)生了很多不確定性，而傳統(tǒng)時序分析模型中，沒有一種能準(zhǔn)確描述米勒電容對時序的影響，這就使得傳統(tǒng)方法無法準(zhǔn)確預(yù)估芯片的時序特性?！?/p>

在工藝變化非高斯分布與米勒電容效應(yīng)等因素影響下，傳統(tǒng)仿真分析方法雖尚為很多人使用，但要付出太多的代價?！昂芏嘧?16 納米以下工藝的朋友向我反應(yīng)，在先進工藝設(shè)計時，使用大量的設(shè)計冗余，仍然無法保證芯片量產(chǎn)良率，”董森華舉例道，“STA 和 SPICE（集成電路仿真專用仿真程序，直接抽取晶體管參數(shù)來進行仿真的方式，最精確但最耗時）的仿真精度誤差，一般宣稱是 3%，但在 16 納米以下的先進工藝中，誤差能達到 5%至 6%，在極端條件下，誤差甚至可以達到 10%?！彼硎?，10%的誤差，可能需要 20%以上的設(shè)計冗余來彌補，“我們需要多付出多少功耗與面積代價，需要多支付多少人力成本，需要增加多少次設(shè)計迭代，才能彌補傳統(tǒng)簽核方法無法準(zhǔn)確評估硅特性所造成的浪費？這就是我們今天所面臨的最大困局?！?/p>

如何實現(xiàn)先進工藝 SoC 仿真的準(zhǔn)確性？
針對傳統(tǒng)時序簽核方法對先進工藝的力不從心，華大九天推出的解決方案就是 XTime。用董森華的話說，XTime 是“打破目前時序簽核方法無法適應(yīng)先進工藝發(fā)展要求的困局，跨越靜態(tài)時序分析方法，提供先進工藝下更精確的硅特性，從而改變 IC 設(shè)計方法”的一款產(chǎn)品。

那么，XTime 是如何解除仿真誤差在先進工藝節(jié)點被放大給設(shè)計師帶來的困擾呢？答案就是采用 SPICE 來進行仿真。

“芯片簽核最準(zhǔn)確的方法就是用 SPICE 仿真，但因為 SoC（系統(tǒng)級芯片）設(shè)計規(guī)模不斷膨脹，SPICE 仿真在速度和規(guī)模（capacity）上難以適應(yīng) SoC 的發(fā)展，所以才有了靜態(tài)時序分析方法?，F(xiàn)在的先進工藝下，STA 方法已經(jīng)不再適用，那么采用 SPICE 仿真就成了唯一選擇。”董森華介紹華大九天這款工具最重要的突破點，“ALPS 仿真器是 XTime 的引擎，這款在模擬領(lǐng)域應(yīng)用廣泛的仿真器，是華大九天歷經(jīng)七年打造的產(chǎn)品，已經(jīng)被多家頂級設(shè)計公司客戶采用，這些客戶在 28 納米、16 納米、10 納米等工藝節(jié)點對 ALPS 評估的結(jié)果顯示，ALPS 的精度與標(biāo)準(zhǔn)簽核 SPICE 仿真（Golden sign-off SPICE）完全一致，但速度比其他 SPICE 仿真器至少快 5 至 10 倍?！?/p>

當(dāng)然，以當(dāng)前大規(guī)模 SoC 設(shè)計規(guī)模來看，即使比同行快 10 倍，SPICE 仿真也難以滿足設(shè)計公司對開發(fā)時間的需求。所以 XTime 還有一招殺手锏，那就是超并行架構(gòu)。“通過分布式與多線程技術(shù)，對 SPICE 仿真速度進行加速，保證了 SoC 設(shè)計可以更大量地用 SPICE 來分析，”董森華以蒙特卡洛分析為例，來證明 XTime 的仿真速度，“一顆 SoC 芯片，跑 1 萬條路徑的蒙特卡洛分析，XTime 可以在一天之內(nèi)完成。”

EDA 市場的 X 力量
董森華表示，XTime 這款工具并非局限于時序收斂階段的簽核，“時序收斂階段是 XTime 非常重要的應(yīng)用階段，卻不是最重要的。XTime 最重要的功能是幫助用戶重新定義簽核標(biāo)準(zhǔn)，而不是像過去一樣靠拍腦袋，通過大量的流片來得出一個經(jīng)驗性評估標(biāo)準(zhǔn)，XTime 提供了更準(zhǔn)確的評估方法，讓工程師能夠設(shè)置更加合理而不是過度悲觀的設(shè)計冗余。”

在董森華看來，XTime 之所以能夠重新定義簽核標(biāo)準(zhǔn)，除了采用 SPICE 仿真、超并行架構(gòu)，還引入了大數(shù)據(jù)分析方法。提供快速蒙特卡洛分析方法，可用于評估芯片良率，以及電壓 / 時間掃描（VT Sweep）技術(shù)來進行連續(xù)性工作狀態(tài)變化（工藝、電壓和溫度，即 PVT）分析等。

除了 XTime，在這次發(fā)布會上，華大九天還發(fā)布了另外一款產(chǎn)品，即用于工程修改（ECO）的 XTop。這款工具也采用了大規(guī)模并行架構(gòu)，可處理超大規(guī)模（1 億個晶體管以上）的 SoC 設(shè)計；并針對先進工藝升級了物理與時序引擎，以適應(yīng)先進工藝對 ECO 的要求；并提供了交互式 ECO 功能，使 ECO 流程更方便直觀，并可以快速定位時序瓶頸。

EDA 行業(yè)誕生幾十年來，經(jīng)過大大小小的并購，如今已成三強（Synopsys、Cadence、Mentor Graphics）鼎立局面，華大九天作為中國最大的 EDA 公司，與三強之間還存在不小的距離。在時序簽核（XTime）、大版圖設(shè)計（Skipper）以及 SPICE 仿真引擎（ALPS）上，華大九天已經(jīng)取得了不錯的成績與口碑，但半導(dǎo)體行業(yè)軟件工具的追趕是一個長期的工程，因為技術(shù)人員的使用習(xí)慣很難改變，Mentor Graphics 被西門子收購是 EDA 行業(yè)的一個 X 因素，但華大九天能否真的崛起，與三巨頭平起平坐，還要看自己的 X 力量能否發(fā)揮出來。