臺積電：10nm FinFET的設計流程取得大進展

小編語：英特爾最近流年不利，一方面移動戰(zhàn)略屢屢受挫，雖然通過大筆補貼換取了部分市場，但是這部分市場份額并不穩(wěn)定，一旦停止補貼，后果較難設想。另一方面英特爾10nm工藝受阻，又縮減開支，現(xiàn)在英特爾在工藝上的領先優(yōu)勢已經(jīng)被大大縮小。如果臺積電或者三星先于英特爾推出10nm工藝的話，英特爾未來幾年的日子將頗為難過。

臺積電圍繞以16nm FinFET+工藝（N16FF+）及10nm FinFET工藝（N10FF）為前提的設計流程，發(fā)表了演講。在N10方面，接近成品的第一款驗證芯片已送廠生產(chǎn)（Tape-out）。該驗證芯片集成了四核的“ARM Cortex-A57”等。

臺積電的Willy Chen發(fā)表演講。

本次演講是在新思科技、ARM、臺積電借第52屆設計自動化會議之機，于2015年6月8日聯(lián)合舉辦的“Collaborating to Enable Design with 16-nm and 10-nm FinFET”上發(fā)表。演講人是臺積電設計暨技術平臺副處長Willy Chen（圖）。

關于16nm FinFET+工藝的設計流程，在2014年，臺積電發(fā)布了在參考流程中提供的支持（圖1）。16nm FinFET+工藝是由當初的16nm FinFET工藝改進而來，通過改變鰭片形狀等，性能提高了15％（參閱本站報道）。

圖1：參考流程的推移。

16nm FinFET的16個項目正在推進

Chen表示，面向16nm FinFET+工藝的設計流程早已準備就緒（已進入可實際設計芯片的狀態(tài)）（圖2）?，F(xiàn)在，16個開發(fā)項目正在推進，到2016年底，將有50個設計送廠生產(chǎn)。

圖2：16nm FinFET+（N16FF+）的設計流程。

臺積電直到16nm工藝，才首次將FinFET應用于量產(chǎn)（20nm之前采用平面晶體管），N16FF+流程中新增加的功能，很多都與FinFET有關。比如說，布局布線中的自動格線置放、寄生RC提取中的高精度FinFET建模、物理驗證中的FinFET規(guī)則支持等。

Chen重新指出，隨著工藝向16nm、10nm的微細化，自動布局布線與其他工序的聯(lián)動將變得愈發(fā)重要（圖3）。比如說，在自動布局布線和寄生RC提取中，布線電阻與電容的相關性，在自動布局布線與EM（electronic migration）/IR壓降分析中，MiM（metal insulator metal）電容的插入與分析等。

圖3：工序之間的聯(lián)動愈發(fā)重要。
 

10nm采用三重曝光

如上所述，20nm工藝雖然使用平面晶體管，但曝光采用雙重曝光（通過分兩次進行曝光，形成在28nm工藝之前，經(jīng)1次曝光在Si上形成的圖案）。因此，對于20nm工藝的設計流程，適應雙重曝光是主要課題（圖4）。在設計雙重曝光時，劃分第1次曝光數(shù)據(jù)和第2次曝光數(shù)據(jù)叫作“分色”（Coloring）。

圖4：各代工藝的新課題。

對于20nm之后的16nm工藝，適應FinFET是主要課題。而10nm工藝將采用三重曝光（通過分3次進行曝光，形成在28nm工藝之前，經(jīng)1次曝光在Si上形成的圖案）。臺積電把設計三重曝光時，劃分第1次曝光數(shù)據(jù)、第2次曝光數(shù)據(jù)和第3次曝光數(shù)據(jù)叫作“全分色”（Full-Coloring）。另外，雖然這次沒有發(fā)布，但根據(jù)推測，之后的7nm工藝估計將會采用四重曝光。

在采用三重曝光的10nm設計流程中，規(guī)則檢查和寄生成分提取有所變化（圖5）。而且，面向高速信號，還需要借助使用低電阻布線層的一維布線（圖6）、布局的多功能化和高速化（圖7）。

圖5：10nm工藝的規(guī)則檢查和寄生成分提取的課題。

圖6：一維布線。

圖7：改進布局。

接近成品的驗證芯片送廠生產(chǎn)

 Chen表示，10nm工藝的設計流程也已準備就緒，可供客戶使用（圖8）。臺積電在數(shù)字設計方面，使用四核的“ARM Cortex-A15”進行了驗證（圖9）。在定制和模擬設計方面，使用PLL完成了驗證（圖10）。而且，接近成品的第一款驗證芯片已經(jīng)送廠生產(chǎn)。這款驗證芯片集成了四核的Cortex-A57等（圖11）。（記者：小島郁太郎）

圖8：10nm FinFET的設計流程。

圖9：在數(shù)字電路中的驗證。

圖10：在定制電路中的驗證。

圖11：接近成品的第一款驗證芯片。