工程師說 | 滿足下一代5G-A無線和1.6Tbps有線時(shí)鐘要求

Steve Lou，Principal Product Marketing Specialist

FemtoClock? 3無線（3W）有兩個(gè)主要應(yīng)用：一個(gè)是有線通信中224G PAM SerDes參考時(shí)鐘，另一個(gè)是無線通信中“5G Advanced”無線電單元或小型蜂窩。

由于最近GPU farm/AI節(jié)點(diǎn)的增加，Gen AI的所有網(wǎng)絡(luò)速度都將從112G PAM4 Serdes轉(zhuǎn)移到224G PAM4 SerDes（從 800G到1.6T）。多家以太網(wǎng)芯片供應(yīng)商–Broadcom、Nvidia、Marvell和Cisco將很快在市場上推出以太網(wǎng)交換機(jī)芯片組解決方案，超低抖動(dòng)時(shí)鐘解決方案對他們來說變得至關(guān)重要。FemtoClock 3W（RC38312A）針對此應(yīng)用。

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https://www.renesas.cn/zh/products/clocks-timing/femtoclock-low-phase-noise-frequency-synthesizers/rc38312-femtoclock-3-wireless-3-channel-ultra-low-phase-noise-synchronizer-and-jitter-attenuator-12-outputs

圖1 FemtoClock 3W（RC38312A）框圖

RC38312A功能

? 超低相位噪聲合成器，12kHz至20MHz區(qū)間的RMS jitter低于25fs RMS，在4MHz HPF條件下獲得。

? 3個(gè)DPLL和3個(gè)FOD，支持4個(gè)頻域。

??支持JESD204B/C。

? 12個(gè)時(shí)鐘輸出，帶獨(dú)立整數(shù)分頻器：

- 8：LVDS、HCSL（AC-LVPECL）或CML。

- 4：LVDS、HCSL（AC-LVPECL）或LVCMOS。

??輸出頻率范圍：

- CML：DC to 2.5GHz。

- LVDS或HCSL：DC to 1GHz。

- LVCOMS：DC to 250MHz。

? 4個(gè)差分或8個(gè)單端時(shí)鐘輸入。

??可采用1.8V單電源供電。

??功耗小于1.5W。

224G PAM4 SerDes的時(shí)鐘要求

224G PAM4 SerDes的時(shí)鐘要求非常嚴(yán)格，而FemtoClock 3W可以滿足這些要求。224G PAM4的抖動(dòng)要求低于25fs（12kHz至20MHz），在4MHz HPF條件下，F(xiàn)emtoClock 3W有充分的裕量滿足該要求。

圖2 顯示20fs超低抖動(dòng)的圖表

支持有線和無線的時(shí)鐘應(yīng)用

RF頻率合成器是當(dāng)代先進(jìn)的通信技術(shù)軟件定義無線電系統(tǒng)中的重要組件。這些合成器的頻譜純凈度至關(guān)重要，因?yàn)樗苯佑绊懣蓪?shí)現(xiàn)的最大數(shù)據(jù)速率和信噪特性。在RF應(yīng)用中，頻率合成器必須提供具有寬調(diào)諧范圍和精確頻率分辨率的高頻時(shí)鐘。要達(dá)到這些苛刻的性能標(biāo)準(zhǔn)，不僅需要有限的功耗和緊湊的芯片面積，還需要最小的雜散和相位噪聲。

在實(shí)際的1024-QAM應(yīng)用中，您可以了解抖動(dòng)對圖的影響。該協(xié)議仍然有助于減少錯(cuò)誤。在商用SDR通信系統(tǒng)中，最佳時(shí)鐘抖動(dòng)性能是贏得頂級客戶業(yè)務(wù)的關(guān)鍵。它會影響傳輸距離和數(shù)據(jù)速率。

高級架構(gòu)

在4G無線電設(shè)計(jì)中，PLL系統(tǒng)使用外部VCXO提供低抖動(dòng)時(shí)鐘解決方案，JESD204B/C由PLL和FPGA實(shí)現(xiàn)。復(fù)雜性和成本是觸發(fā)創(chuàng)新的關(guān)鍵因素，而同步使用的是另一個(gè)DPLL。它使定時(shí)系統(tǒng)帶有同步DPLL、FPGA和帶有外部VCXO的雙環(huán)路抖動(dòng)衰減器，總共4個(gè)組件。

在當(dāng)代無線射頻設(shè)計(jì)中，F(xiàn)emtoClock 3W進(jìn)行了改進(jìn)，包括支持低相位噪聲PLL的單芯片、3DPLL、3小數(shù)輸出分頻器（FOD）、Combo總線、SysREF/JESD204B/C引擎和用于同步應(yīng)用的TimeSync模塊。

用于無線射頻應(yīng)用的超低相位噪聲

如前所述，相位噪聲對于毫米波無線射頻應(yīng)用至關(guān)重要。FemtoClock 3W基于BGA封裝（低串?dāng)_）、低相位噪聲PLL（Kronos PLL）、最高2.5GHz CML輸出（高頻輸出通道）、相位調(diào)整和補(bǔ)償而設(shè)計(jì)。

圖3 122.88MHz的相位噪聲曲線

3GPP時(shí)間表

Rel-19內(nèi)容是在2023年12月的TSG（#102）上決定的，對于定義“5G-Advanced”的客戶來說至關(guān)重要。

圖4 3GPP時(shí)間表

資料來源：https://www.3gpp.org/specifications-technologies/releases/release-19

結(jié)論

FemtoClock 3W是瑞薩電子最新的PLL技術(shù)，支持無線和有線應(yīng)用。采用單個(gè)1.8V電源，提供最低的功耗和超低相位抖動(dòng)時(shí)鐘輸出。

FemtoClock 3W是無線射頻單元和1.6T以太網(wǎng)交換機(jī)的224G PAM4 SerDes參考時(shí)鐘的最佳時(shí)鐘解決方案。

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RC38208A-EVK

https://www.renesas.cn/zh/products/clocks-timing/jitter-attenuators-frequency-translation/rc38208a-evk-femtoclock-3-wireless-ultra-low-phase-noise-synchronizer-and-jitter-attenuator-evaluation-kit

RC38312A-EVK

https://www.renesas.cn/zh/products/clocks-timing/jitter-attenuators-frequency-translation/rc38312a-evk-femtoclock-3-wireless-ultra-low-phase-noise-synchronizer-and-jitter-attenuator-evaluation-kit

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