面向下一代數(shù)據(jù)中心的全新CXL 3.1控制器IP

人工智能的快速發(fā)展正在引發(fā)數(shù)據(jù)中心的深入變革；計算密集型工作負載對CPU、加速器和存儲之間的低延遲、高帶寬連接提出了前所未有的高要求。Compute Express Link?（CXL?）互連技術(shù)為數(shù)據(jù)中心的性能和效率提升開辟了新的途徑。

面對日益復雜的AI工作負載，數(shù)據(jù)中心各組件之間的高效通信變得至關(guān)重要。CXL通過提供低延遲、高帶寬的連接來滿足這一需求，從而提高整體內(nèi)存和系統(tǒng)性能。

數(shù)據(jù)中心內(nèi)存面臨的挑戰(zhàn)

CXL 3.1的數(shù)據(jù)傳輸速率高達64 GT/s并提供多層（網(wǎng)絡(luò)連接）交換，可實現(xiàn)高度可擴展的內(nèi)存池和共享。這些特色功能將成為下一代數(shù)據(jù)中心的關(guān)鍵，既能夠減少高昂的內(nèi)存成本和閑置的內(nèi)存資源，又能夠根據(jù)需要提供更高的內(nèi)存帶寬和容量。

Rambus CXL 3.1控制器IP憑借靈活的設(shè)計，適用于ASIC和FPGA的實現(xiàn)。它采用適用于CXL.io協(xié)議的Rambus PCIe? 6.1控制器架構(gòu)，并且增加了CXL特有的CXL.cache和CXL.mem協(xié)議。內(nèi)置的零延遲完整性和數(shù)據(jù)加密（IDE）模塊可提供最先進的安全性，防止針對CXL和PCIe鏈路的物理攻擊。這款控制器既可以單獨交付，也可以與客戶選擇的CXL 3.1/PCIe 6.1 PHY集成。

CXL 3.1 控制器模塊圖

Rambus半導體IP總經(jīng)理Neeraj Paliwal表示：“生成式AI和其他高工作負載的性能需求需要由CXL支持的新架構(gòu)解決方案。Rambus CXL 3.1數(shù)字控制器IP擴大了我們在這一關(guān)鍵領(lǐng)域的領(lǐng)先地位，為我們客戶的尖端芯片設(shè)計提供了CXL最新演進標準中的吞吐量、可擴展性和安全。

CXL是數(shù)據(jù)中心的關(guān)鍵互連技術(shù)，可應(yīng)對數(shù)據(jù)密集型工作負載所帶來的諸多挑戰(zhàn)。與Lou Ternullo一起參加我們即將召開的網(wǎng)絡(luò)研討會“挖掘CXL 3.1和PCIe 6.1在下一代數(shù)據(jù)中心中的潛力”，了解CXL和PCIe互連技術(shù)如何幫助設(shè)計人員優(yōu)化數(shù)據(jù)中心內(nèi)存基礎(chǔ)設(shè)施解決方案。