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Tempus DRA 套件加速先進(jìn)節(jié)點技術(shù)

2023/12/12
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在身處技術(shù)驅(qū)動的大環(huán)境中,半導(dǎo)體設(shè)計需要做到更迅速,更節(jié)能以及更穩(wěn)健。為了滿足這一需求,半導(dǎo)體制造企業(yè)需要不斷突破技術(shù)創(chuàng)新。通過對更多參數(shù)及其影響的分析,客戶才能實現(xiàn)較現(xiàn)行設(shè)計方法更優(yōu)秀的 PPA 目標(biāo)。例如,全局額定值或全局的裕度會造成性能和功耗的顯著浪費(fèi)。

為了應(yīng)對類似挑戰(zhàn),Cadence 持續(xù)創(chuàng)新并開發(fā)了 Cadence Tempus 設(shè)計穩(wěn)健性分析(DRA)套件,提供解決上述問題所需要的分析能力。該套件采用先進(jìn)的建模算法,賦能工程師分析,識別并糾正對變化極為敏感的關(guān)鍵設(shè)計要素,包括適用于模塊級的 Tempus ECO Options 和子系統(tǒng)/全芯片級的 Cadence Certus 收斂解決方案,兩者皆可在 Innovus 設(shè)計實現(xiàn)系統(tǒng)中調(diào)用。通過充分發(fā)揮套件的高級分析特性,客戶可以強(qiáng)化設(shè)計穩(wěn)健性,優(yōu)化功耗、性能和面積(PPA)目標(biāo),較傳統(tǒng)基于裕度的方法實現(xiàn)最高達(dá) 10% 的 PPA 目標(biāo)提升。

Tempus DRA 套件

Tempus DRA 套件集合了卓越的分析能力,針對老化效應(yīng),電壓降閾值電壓偏斜等不同類型的時序偏差,解決設(shè)計層的穩(wěn)健性問題。該套件包括 5 種高級分析能力,分別適用于穩(wěn)健半導(dǎo)體設(shè)計的特定流程。

1.老化穩(wěn)健性

Tempus DRA 套件以其卓越的老化穩(wěn)健性分析能力在業(yè)界獨樹一幟,PPA 目標(biāo)最高可提高 10%,適用于汽車、航空航天、消費(fèi)者電子、移動設(shè)備和大規(guī)模計算等領(lǐng)域。該套件允許工程師在 Cadence Liberate Library 表征化流程工具內(nèi)控制老化表征環(huán)境及參數(shù),提供老化環(huán)境的完整分析結(jié)果,并通過統(tǒng)計學(xué)圖表直觀呈現(xiàn)應(yīng)力和恢復(fù)狀態(tài)。

與老化感知時序和限制結(jié)合,老化穩(wěn)健性可以實現(xiàn) SPICE 級精度的卓越 PPA 結(jié)果。在臺積電 TMI 和其他 SPICE 可靠性模型的支持下,可以跟蹤任意場景下的靜態(tài)時序分析(STA)、實例老化、非統(tǒng)一老化及恢復(fù)模型選擇,并且能調(diào)節(jié) STA 的最優(yōu)設(shè)置。得益于此,老化效應(yīng)導(dǎo)致的非必要延遲被清除,進(jìn)一步加速設(shè)計收斂。

2.電壓穩(wěn)健性

電壓穩(wěn)健性分析與 Tempus 電源完整性(PI)和 Voltus IC電源完整性解決方案無縫集成,大幅提升了現(xiàn)有的簽核解決方案。該集成采用了新一代(IR)壓降分析和修復(fù)技術(shù)。電壓穩(wěn)健性分析通過 Tempus ECO Option 實現(xiàn)修復(fù)流程的自動化,并通

過優(yōu)化 Victim 及 Aggressor 信號路徑解決壓降問題。值得注意的是,該分析可以識別傳統(tǒng) IR 壓降簽核方法容易忽略的時序違例,防止可能導(dǎo)致高昂成本硅片失效的發(fā)生。最大 IR 壓降設(shè)計裕度的降低也可以幫助實現(xiàn)更優(yōu)的 PPA 目標(biāo)。

3.時序穩(wěn)健性

時序穩(wěn)健性分析是 Tempus DRA 套件的第三項分析能力。這項強(qiáng)大的能力可以通過對硅片性能的統(tǒng)計學(xué)測量而達(dá)到時序的準(zhǔn)確性,在符合 Sigma 可靠性要求的同時顯著提高設(shè)計 PPA。其用戶友好的界面可以加速設(shè)計局部更改(ECO)流程,提供相較于傳統(tǒng) SPICE 蒙特卡洛分析更直截了當(dāng)?shù)姆椒ā?/p>

4.硅預(yù)測

硅預(yù)測是 Tempus DRA 套件的第四項分析能力,專注于硅片特性的持續(xù)調(diào)優(yōu),可以對硅片的設(shè)備模型、庫和目標(biāo)設(shè)備模型提供快速反饋,幫助設(shè)計工程師對設(shè)計進(jìn)行快速調(diào)整。硅預(yù)測支持包括 PBA(物理設(shè)計、構(gòu)建和分析),GBA(全局構(gòu)建與分析)等設(shè)計的各個階段,并在 Tempus 時序解決方案、Tempus ECO Option 和 Innovus 設(shè)計實現(xiàn)系統(tǒng)中可用。

設(shè)計工程師可以用硅預(yù)測功能建立模型與硬件的相關(guān)性,獲得理想的硅片性能,并在 Tempus 時序和 Liberate 表征化流程期間實現(xiàn)精準(zhǔn)的統(tǒng)計學(xué)建模,在硅前靜態(tài)時序分析(STA)簽核時識別離散參數(shù)。該分析能力可以賦能設(shè)計團(tuán)隊,助其達(dá)成確鑿的收斂和優(yōu)化,利用硅預(yù)測預(yù)判延遲,并提高 PPA 和良率。

5.電壓閾值偏斜穩(wěn)健性

電壓閾值(VT)偏斜穩(wěn)健性是 Tempus DRA 套件的第五項分析能力,用于應(yīng)對目前 STA 方法固有的時序悲觀。Tempus DRA 套件幫助工程師更靈敏的分析 TT(溫度和電壓)corners,為每個 VT 類型執(zhí)行快速降額以將延遲優(yōu)化至慢 corners和快 corners(SSG 和 FFG)。設(shè)計師可以將庫與 VT 類型捆綁,為每個 VT 類型定義慢和快降額。Tempus DRA 套件可以執(zhí)行優(yōu)化排列,并根據(jù) VT 類型的啟動和捕捉路徑找出最差的松弛變量。

Tempus DRA 套件是一套高級分析能力的完整合集,致力于增強(qiáng)設(shè)計層穩(wěn)健性,對比傳統(tǒng)方法實現(xiàn)更卓越的 PPA 提升。得益于其對老化穩(wěn)健性,電壓穩(wěn)健性,時序穩(wěn)健性,硅預(yù)測和 VT 偏斜穩(wěn)健性的專注,該套件可以助力設(shè)計團(tuán)隊在快速迭代的技術(shù)環(huán)境下創(chuàng)建更高效,可靠,具有競爭力的半導(dǎo)體解決方案。這是實現(xiàn)新一代半導(dǎo)體設(shè)計的關(guān)鍵一步。

Tempus DRA 套件是廣泛 Cadence 數(shù)字與簽核工作流程的組成部分,支持 Cadence 智能系統(tǒng)設(shè)計戰(zhàn)略,助理實現(xiàn)卓越的片上系統(tǒng)(SoC)設(shè)計。

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